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PLL图形化分析与稳定性判据
PLL 图形化分析与稳定性判据 图形化分析方法——根轨迹、Bode 图、Nyquist 图、Nichols 图——是理解和设计 PLL 的重要工具。稳定性（相位裕度 ≥ 45°）是所有 PLL 设计的基本约束。基于 Gardner Phaselock Techniques Ch.3 提炼。 前后关系 前置知识： PLL基本结构与传递函数 — G(s)/H(s)/E(s)、ωn/ζ/K 参数 反馈控制系统基本概念 本书内部链条： Ch.3（本文）← Ch.2（传递函数）— 图形分析的输入数据 → 数字PLL传递函数与稳定性（Ch.4）— DPLL 同样需要图形分析 外部关联： Wireline系...
PLL基本结构与传递函数
PLL 基本结构与传递函数 锁相环（PLL）的核心由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）三要素构成。其传递函数以相位为输入/输出变量，是理解 PLL 所有线性行为的数学基础。本章基于 Gardner Phaselock Techniques Ch.1-2 提炼。 前后关系 前置知识： 拉普拉斯变换与傅里叶变换基础 基本反馈控制理论 本书内部链条： PLL 基本结构与传递函数（本文，Ch.1-2）→ PLL图形化分析与稳定性判据（Ch.3）— 传递函数用于根轨迹/Bode 图 → PLL跟踪性能（Ch.5）— 传递函数决定跟踪行为 → 加性噪声对PLL影响（Ch.6）— 传递...
PLL异常锁定现象
PLL 异常锁定现象 Gardner Ch.14 系统分析了 PLL 可能锁定到错误目标的四类现象：旁锁（sidelock）、谐波锁（harmonic lock）、杂散锁（spurious lock）与假锁（false lock）。这些现象在调制信号、采样系统与级联环中时有发生，理解其机理是设计鲁棒 PLL 的关键。基于 Gardner Phaselock Techniques Ch.14 提炼。 前后关系 前置知识： PLL基本结构与传递函数 — 锁定的基本条件 PLL锁相捕获过程 — 异常锁定发生在捕获过程中 加性噪声对PLL影响 — 非线性区的 s 曲线行为 本书内部链条： Ch.14（...
PLL杂项应用
PLL 杂项应用 PLL 的应用远超出频率合成和调制解调。从数据信号同步到网络时钟分配，从抖动衰减到电机速度控制，PLL 在各种电子系统中扮演着核心角色。基于 Gardner Phaselock Techniques Ch.17 提炼。 前后关系 前置知识： PLL基本结构与传递函数 — PLL 通用原理 PLL跟踪性能 — 跟踪行为 相位噪声对PLL影响 — 相位噪声/抖动处理 本书内部链条： Ch.17（本文）← 全书 — 汇总 PLL 的各种应用 ← Ch.7（相位噪声/抖动）— 抖动衰减器直接关联 外部关联： Wireline系统中Jitter与CDR — 数据同步是 CDR 的核心 ...
PLL调制器与解调器
PLL 调制器与解调器 PLL 既可作为角度调制器（通过改变 VCO 控制电压实现 PM/FM），也可作为解调器（利用 PLL 跟踪输入调制）。FM 阈值（FM Threshold）是 PLL 解调器的一个重要非线性现象，与周跳（cycle slip）导致的”clicks”密切相关。基于 Gardner Phaselock Techniques Ch.16 提炼。 前后关系 前置知识： PLL基本结构与传递函数 — H(s)/E(s) 传递函数 PLL跟踪性能 — 跟踪调制信号 加性噪声对PLL影响 — 噪声引起的周跳是 clicks 的根源 本书内部链条： Ch.16（本文）← Ch.5（跟...
PLL跟踪性能
PLL 跟踪性能 PLL 的跟踪性能决定了锁定时环路能跟随输入相位/频率变化的能力和精度。线性分析给出稳态和瞬态误差，非线性分析确定不能维持锁定的极限条件（锁限）。基于 Gardner Phaselock Techniques Ch.5 提炼。 前后关系 前置知识： PLL基本结构与传递函数 — G(s)/H(s)/E(s)、type 1/2/3 定义 拉普拉斯变换终值定理 本书内部链条： Ch.5（本文）← Ch.2（传递函数）— 跟踪分析依赖传递函数 → 加性噪声对PLL影响（Ch.6）— 跟踪中的噪声效应 → PLL锁相捕获过程（Ch.8）— 锁定后的跟踪 外部关联： Wireline系...
PLL鉴相器
PLL 鉴相器 鉴相器（Phase Detector）是 PLL 中比较输入信号与 VCO 信号相位差的关键部件。不同鉴相器类型的 s-曲线形状、增益和噪声行为差异巨大，直接影响环路性能。基于 Gardner Phaselock Techniques Ch.10 + App.10A 提炼。 前后关系 前置知识： PLL基本结构与传递函数 — PD 增益 K_d 的定义 PLL跟踪性能 — PD 非线性影响锁限 本书内部链条： Ch.10（本文）← Ch.2/Ch.5 — PD 增益和线性度影响环路行为 → 环路滤波器与电荷泵PLL（Ch.12）— 电荷泵 PLL 中 PD + CP 共同工作 ...
PLL锁相捕获过程
PLL 锁相捕获过程 PLL 从非锁定状态进入锁定状态的过程称为捕获（Acquisition）。相位捕获快但范围有限，频率捕获范围宽但速度慢。理解捕获行为对设计可靠的 PLL 至关重要。基于 Gardner Phaselock Techniques Ch.8 提炼。 前后关系 前置知识： PLL基本结构与传递函数 — 锁定时跟踪行为 PLL跟踪性能 — 锁定后的稳态/瞬态响应 非线性微分方程基本概念 本书内部链条： Ch.8（本文）← Ch.5（跟踪）— 跟踪是锁定后的行为，捕获是锁定前 → PLL异常锁定现象（Ch.14）— 捕获过程中可能出现异常锁定 外部关联： PLL频率合成器 — 频率...
PLL频率合成器
PLL 频率合成器 PLL 频率合成器是通信系统中生成稳定、可调谐 LO 信号的核心技术。整数-N 和分数-N 两种架构各有优劣，ΔΣ 分数-N 是目前最主流的高性能方案。噪声传播和带宽权衡是频率合成器设计的核心挑战。基于 Gardner Phaselock Techniques Ch.15 提炼。 前后关系 前置知识： PLL基本结构与传递函数 — PLL 基本传递函数 环路滤波器与电荷泵PLL — CP-PLL 是频率合成器的主流架构 相位噪声对PLL影响 — 相位噪声是频率合成器的核心指标 本书内部链条： Ch.15（本文）← Ch.2/Ch.7/Ch.12 — 集成传递函数、相位噪声、...
加性噪声对PLL影响
加性噪声对 PLL 的影响 加性噪声是最常见的 PLL 干扰源，通过影响相位检测精度而降低环路性能。线性分析给出噪声带宽和信噪比（SNR_L），非线性分析揭示周跳（cycle slip）现象。基于 Gardner Phaselock Techniques Ch.6 提炼。 前后关系 前置知识： PLL基本结构与传递函数 — H(s)/E(s) 传递函数 PLL图形化分析与稳定性判据 — 稳定环路是噪声分析的前提 随机过程基础（PSD、白噪声） 本书内部链条： Ch.6（本文）← Ch.2（传递函数）— H(s) 用于噪声带宽计算 → 相位噪声对PLL影响（Ch.7）— 相位噪声 + 加性噪声联...
振荡器设计与相位噪声
振荡器设计与相位噪声 振荡器是 PLL 中产生高频信号的核心部件，其相位噪声性能往往决定了 PLL 的整体质量。Leeson 模型提供直觉设计指导，ISF/LTV 分析提供严格的数学框架，VCO 调谐设计决定频率覆盖范围。基于 Gardner Phaselock Techniques Ch.9 提炼。 前后关系 前置知识： PLL基本结构与传递函数 — VCO 在 PLL 中的作用 相位噪声对PLL影响 — 相位噪声谱、传播、集成 谐振器品质因数 Q 的基本概念 本书内部链条： Ch.9（本文）← Ch.7（相位噪声）— 相位噪声是振荡器性能的核心指标 → PLL鉴相器（Ch.10）— 鉴相器...
数字PLL传递函数与稳定性
数字 PLL 传递函数与稳定性 数字 PLL（DPLL）将模拟 PLL 中的相位检测、环路滤波和振荡器替换为数字域实现，引入了采样、量化和有限字长效应。由于存在采样保持操作，DPLL 在数学上用 z-变换描述，其稳定性条件与模拟 PLL 有本质不同。基于 Gardner Phaselock Techniques Ch.4 提炼。 前后关系 前置知识： PLL基本结构与传递函数 — 模拟 PLL 传递函数基础 PLL图形化分析与稳定性判据 — 根轨迹/Bode 稳定判据 z-变换基础知识 本书内部链条： Ch.4（本文）→ 数字采样锁相环（Ch.13）— 更深入的数字 PLL 专题（量化/非线性...
数字采样锁相环
数字采样锁相环 Gardner Ch.13 系统论述数字化 PLL 的实际构造：数字控制振荡器（DCO）的两种实现路线、混合信号鉴相、载波恢复 DPLL、多速率采样环路，以及量化效应如何从根本上破坏线性（加性）模型——并给出 IPM（增量相位调制器）这一量化噪声整形方案。基于 Gardner Phaselock Techniques Ch.13 + App.13A 提炼。 前后关系 前置知识： 数字PLL传递函数与稳定性 — DPLL 的基本 z-域分析（Ch.4） PLL鉴相器 — PD 类型与 s 曲线 环路滤波器与电荷泵PLL — CP-PLL 的采样性质 本书内部链条： Ch.13（本...
环路滤波器与电荷泵PLL
环路滤波器与电荷泵 PLL 环路滤波器建立 PLL 的动态特性，电荷泵则是最常用的 PLL 相位误差-电流转换结构。电荷泵 PLL（CP-PLL）以其几乎无限的锁限范围和优越的线性度成为当今频率合成器的主流架构。基于 Gardner Phaselock Techniques Ch.11-12 提炼。 前后关系 前置知识： PLL基本结构与传递函数 — F(s) 在传递函数中的作用 PLL鉴相器 — PFD + 电荷泵的常见组合 PLL跟踪性能 — 跟踪对环路滤波器的需求 本书内部链条： Ch.11-12（本文）← Ch.2 — 环路滤波器决定 PLL 阶数/类型 → PLL频率合成器（Ch.1...
相位噪声对PLL影响
相位噪声对 PLL 的影响 相位噪声（Phase Noise）是振荡器和 PLL 中最根本的频域性能限制。本章建立相位噪声的各种频谱表示、在 PLL 中的传播方式、集成相位噪声的计算方法，以及 PLL 带宽在抑制参考噪声与 VCO 噪声之间的权衡。基于 Gardner Phaselock Techniques Ch.7 + App.7A-7E 提炼。 前后关系 前置知识： PLL基本结构与传递函数 — H(s)/E(s) 传递函数 加性噪声对PLL影响 — 加性噪声与相位噪声共同作用 随机过程（PSD、平稳性、维纳过程） 本书内部链条： Ch.7（本文）← Ch.2/Ch.6 — 传递函数 +...
Gardner Phaselock Techniques 深度解析
Gardner Phaselock Techniques 深度解析 Phaselock Techniques（Floyd M.
DPLL 技术演进路径分析（2009–2023）
DPLL 技术演进路径分析（2009–2023） 基于 6 篇代表性 DPLL 论文的全量深度解析，梳理数字 Bang-Bang PLL 从 2009 到 2023 年的技术演进脉络，涵盖鉴相器架构、DCO 类型、环路控制、校准技术四个核心维度。 1.
DPLL 论文 Ingest 覆盖度评估报告
DPLL 论文 Ingest 覆盖度评估报告 基于 6 篇 DPLL 代表性论文（2009–2023）全量深度 Ingest 后的知识覆盖度评估。每篇论文按核心章节/贡献进行逐项评估。 总评 指标数值论文总数6新建源页面6新建分析页面1（DPLL 技术演进路径）总代码行数~2,000 行（source + analysis）覆盖度加权平均~92%公式覆盖率~95%（全部关键公式已捕获）图表覆盖率~75%（ASCII 示意图替代原始图片）wikilink 完整度~85%（跨页面引用建立中） 逐篇覆盖度评估 1.
Avallone 2021 TCAS1 BB-DPLL PN Analysis 深度解析
Avallone 2021 TCAS1 BB-DPLL PN Analysis 深度解析 Luca Avallone（UCD）、Mario Mercandelli、Alessio Santiccioli、Michael Peter Kennedy、Salvatore Levantino、Carlo Samori（Politecnico di Milano）在 IEEE TCAS-I 2021 上提出了 BB-DPLL 的最全面相位噪声分析模型。关键创新：（1）基于非线性映射推导的时域抖动闭式表达式（Eq.12），与仿真误差 < 1%（vs 文献 [12] 的 12.3%–50%+ 误差）...
Hwang KAIST 2022 JSSC PDS-ΔΣM Fractional-N DPLL 深度解析
Hwang KAIST 2022 JSSC PDS-ΔΣM Fractional-N DPLL 深度解析 Chanwoong Hwang、Hangi Park、Yongsun Lee、Taeho Seong、Jaehyouk Choi（KAIST）在 IEEE JSSC 2022 上提出了基于环形 DCO 的分数-N DPLL，针对 5G 应用。关键创新：（1）概率密度整形 ΔΣ 调制器（PDS-ΔΣM），利用抖动量化定理设计 3URN 抖动 → 输出码具有 时不变 PDF → 对任意无记忆 DTC 非线性免疫杂散，同时通过 3URN 提供对环路电路非线性（NL_OC）的三阶免疫；（2）DTC...
Kang Liu 2023 JSSC FPC DCDL DPLL 深度解析
Kang Liu 2023 JSSC FPC DCDL DPLL 深度解析 Zhi-Heng Kang 和 Shen-Iuan Liu（台湾大学）在 IEEE JSSC 2023 上提出了使用**前馈相位误差消除（FPC）**的环形 DCO DPLL。关键创新：（1）FPC 技术：将 **DCDL（数字控制延迟线）**置于环内 → 相位误差由 DCDL 快速补偿 → 消除残余抖动 → 等效拓宽环路带宽；（2）死区自由（DZF）BBPFD 通过 3 输入 NAND 门避免传统 BBPFD 的迟滞死区 → 提高 TDC 分辨率；（3）双积分路径限制 DCDL 范围 → 避免宽延迟范围需求；（4）β...
Kuan Liu 2016 JSSC BB-PLL ALGC 深度解析
Kuan Liu 2016 JSSC BB-PLL ALGC 深度解析 Ting-Kuei Kuan 和 Shen-Iuan Liu（台湾大学）在 IEEE JSSC 2016 上提出了带自动环路增益控制（ALGC） 和环路延迟缩减技术的数字 Bang-Bang PLL。关键创新：（1）首次推导同时考虑参考时钟噪声和 DCO 噪声的闭式 BBPD 增益表达式（Eq.10），解决了长期以来 DBPLL 分析的”先有鸡还是先有蛋” 难题；（2）ALGC 技术基于 BBPD 输出 SIGN 的自相关函数（Eq.16–17），后台收敛至最优比例增益 βOPT（Eq.15）；（3）环路延迟缩减拓扑 B...
Rylyakov IBM 2009 ISSCC BB-DPLL 深度解析
Rylyakov IBM 2009 ISSCC BB-DPLL 深度解析 Alexander Rylyakov 等人（IBM T.J.
Seong UNIST KAIST 2019 JSSC FPEC DPLL 深度解析
Seong UNIST KAIST 2019 JSSC FPEC DPLL 深度解析 Taeho Seong（UNIST）、Yongsun Lee、Seyeon Yoo 和 Jaehyouk Choi（KAIST）在 IEEE JSSC 2019 上提出了基于 环形 DCO 的整数-N DPLL，结合 快速相位误差校正（FPEC） 与 最优阈值 TDC（OT-TDC） 技术，在 65nm CMOS 中实现了 320 fs RMS jitter、−75 dBc 参考杂散、6.0 mW 功耗。关键创新：利用 Lloyd-Max MMSE 算法优化 TDC 判决阈值与修正增益，以 仅 3 级 OT-...
Margaris Theory of the Non-linear Analog PLL 深度解析
Margaris《Theory of the Non-linear Analog Phase Locked Loop》深度解析 Nikolaos I.
ADPLL相位数字化架构
ADPLL 相位数字化架构 ADPLL（全数字锁相环）用数字电路替代传统模拟 PLL 中的大电容环路滤波器，实现面积节省和可重构设计。其核心操作是将 相位差转换为数字字，不同 ADPLL 架构采用不同的相位数字化方法。基于 Brandonisio & Kennedy Noise-Shaping All-Digital Phase-Locked Loops Ch.2 提炼。 前后关系 前置知识： PLL基本结构与传递函数 — PLL 基本架构和传递函数框架 环路滤波器与电荷泵PLL — 模拟 CP-PLL 作为 ADPLL 的对照 数字CMOS PLL架构与TDC-DCO设计 — ADP...
Francesco Brandonisio
Francesco Brandonisio 意大利电子工程师，Tyndall National Institute 研究员，All-Digital PLL 与噪声整形 TDC 领域专家。 基本信息 属性内容机构Tyndall National Institute, Cork, Ireland合作导师Michael Peter Kennedy研究方向All-Digital PLL、Time-to-Digital Converter、噪声整形技术、混合信号集成电路设计 代表著作 Brandonisio Noise-Shaping ADPLLs 深度解析 — Noise-Shaping All-Di...
Michael Peter Kennedy
Michael Peter Kennedy 爱尔兰电子工程学家，University College Cork (UCC) 教授，IEEE Fellow，PLL 非线性动力学与混合信号 IC 设计领域权威。 基本信息 属性内容机构University College Cork (UCC), Cork, Ireland职称教授 (Professor)IEEE Fellow因在非线性动力学与 PLL 设计领域的贡献当选研究方向PLL 非线性动力学、All-Digital PLL、ΔΣ 调制、TDC 噪声整形、混合信号集成电路、混沌通信 代表著作 Brandonisio Noise-Shaping ...
Brandonisio Noise-Shaping ADPLLs 深度解析
Brandonisio Noise-Shaping ADPLLs 深度解析 Noise-Shaping All-Digital Phase-Locked Loops: Modeling, Simulation, Analysis and Design (Springer, 2014) 是 Francesco Brandonisio 与 Michael Peter Kennedy 合著的 ADPLL 噪声整形专著。与 Banerjee《PLL Performance Simulation and Design》的工程实践/Gardner《Phaselock Techniques》的系统理论/Ra...
Banerjee PLL基础与系统概述
Banerjee PLL基础与系统概述 本文基于 Dean Banerjee PLL Performance Simulation and Design 深度解析 第 1-2 章提炼，涵盖 PLL 基本操作原理以及电荷泵 PLL 相比传统电压型鉴相器 PLL 的结构优势。 前后关系 前置知识： PLL基本结构与传递函数 — PLL 三大要素与基本闭环模型 PLL鉴相器 — 鉴相器类型与 s-曲线 本书内部链条： Ch.1-2（本文）→ Ch.3 (PFD 理论分析) → Ch.8-9 (传递函数框架) → Ch.14-15 (相位噪声) → Ch.20-23 (环路滤波器设计) Ch.1: B...
Banerjee PLL相位噪声建模
Banerjee PLL相位噪声建模 本文基于 Dean Banerjee PLL Performance Simulation and Design 深度解析 第 14-15 章提炼。Banerjee 的相位噪声模型涵盖 PFD/参考/VCO/分频器各噪声源、带内/带外噪声贡献、闪烁噪声以及集成相位噪声量的计算方法。 前后关系 前置知识： Banerjee 环路滤波器系数与传递函数 — Ch.9 传递函数框架是相位噪声建模的基础 相位噪声对PLL影响 — 相位噪声的基本概念 Jitter与Phase Noise关系 — 相位噪声与抖动的转换关系 本书内部链条： Ch.14-15（本文）← C...
Banerjee PLL瞬态响应与稳定性分析
Banerjee PLL瞬态响应与稳定性分析 本文基于 Dean Banerjee PLL Performance Simulation and Design 深度解析 第 16-19 章提炼，涵盖 PLL 频率合成器瞬态响应与锁定时间计算、PFD 离散采样效应对锁定时间的影响、Routh-Hurwitz 稳定性判据在 PLL 中的应用以及完整 PLL 分析实例。 前后关系 前置知识： Banerjee PLL基础与系统概述 — Ch.1 锁定时间初步概念 Banerjee PLL相位噪声建模 — Ch.14-15 传递函数框架 PLL锁相捕获过程 — 锁定过程的基本概念 本书内部链条： Ch...
Banerjee PLL系统级分析
Banerjee PLL系统级分析 本文基于 Dean Banerjee PLL Performance Simulation and Design 深度解析 第 7 章提炼，从无线接收机系统级角度审视 PLL 的相位噪声、杂散和锁定时间对系统性能的影响，包含完整的 IS-54 蜂窝系统分析实例。 前后关系 前置知识： Banerjee PLL基础与系统概述 — Ch.1 相位噪声/杂散/锁定时间基本定义 PLL基本结构与传递函数 — PLL 基本闭环模型 无线系统中Phase Noise影响 — 相位噪声对接收系统的影响 本书内部链条： Ch.7（本文）→ Ch.11-13 (杂散详细分析)...
Banerjee PLL附加主题
Banerjee PLL附加主题 本文基于 Dean Banerjee PLL Performance Simulation and Design 深度解析 第 32-35 章提炼，涵盖 PLL 系统中的锁定检测、阻抗匹配、晶振/VCO 设计以及其他工程实践问题。 前后关系 前置知识： Banerjee PLL基础与系统概述 — PLL 基本操作 振荡器设计与相位噪声 — VCO 和晶振的相位噪声基础 本书内部链条： Ch.32-35（本文）= 全书的工程实务补充，将前 31 章的理论落实到 PCB 级设计 ← Ch.11 (杂散) + Ch.14-15 (相位噪声) 的工程实现考虑 Ch.3...
Banerjee 参考杂散与分数杂散分析
Banerjee 参考杂散与分数杂散分析 本文基于 Dean Banerjee PLL Performance Simulation and Design 深度解析 第 11-13 章提炼。Banerjee 在参考杂散建模方面做出了本书最突出的贡献——提出了经验杂散模型（BaseLeakageSpur / BasePulseSpur），结合 Spice 级仿真推导与大量 National Semiconductor 产品实测数据验证。 前后关系 前置知识： Banerjee PLL基础与系统概述 — PLL 基本结构与杂散初步概念 Banerjee 环路滤波器系数与传递函数 — Spur Ga...
Banerjee 无源环路滤波器设计
Banerjee 无源环路滤波器设计 本文基于 Dean Banerjee PLL Performance Simulation and Design 深度解析 第 20-23 章提炼。Banerjee 用 4 章篇幅详细推导了从二阶到四阶被动环路滤波器的完整设计方程和 5 步设计流程，每个滤波器类型均附带附录 A 中的完整设计实例。 前后关系 前置知识： Banerjee 环路滤波器系数与传递函数 — Ch.8 滤波器系数 A0/A1/A2/A3 和极点/零点定义 Banerjee PLL相位噪声建模 — Ch.14-15 相位噪声指标决定了滤波器设计选择 环路滤波器与电荷泵PLL — 环路...
Banerjee 有源环路滤波器设计
Banerjee 有源环路滤波器设计 本文基于 Dean Banerjee PLL Performance Simulation and Design 深度解析 第 24-25 章提炼。有源环路滤波器在 VCO 调谐电压需求超过电荷泵供电范围时是必需的选择，但代价是增加运放的噪声和成本。 前后关系 前置知识： Banerjee 无源环路滤波器设计 — Ch.20-23 被动滤波器设计基础 Banerjee 环路滤波器系数与传递函数 — Ch.8 滤波器系数定义 本书内部链条： Ch.24-25（本文）← Ch.2 (有源滤波器的必要性场景) → Ch.31 (部分集成环路滤波器中包含有源方案)...
Banerjee 环路滤波器优化与实现
Banerjee 环路滤波器优化与实现 本文基于 Dean Banerjee PLL Performance Simulation and Design 深度解析 第 26-31 章提炼。这是全书最实操的部分，涵盖滤波器参数对杂散/相位噪声的影响、Gamma 优化方法、FastLock 与 Cycle Slip Reduction 技术、开关/多模滤波器、实际元件非理想性以及部分集成环路滤波器设计（第 4 版新增）。 前后关系 前置知识： Banerjee 无源环路滤波器设计 — Ch.20-23 滤波器设计基础 Banerjee 参考杂散与分数杂散分析 — Ch.11-13 杂散机理 本书内...
Banerjee 环路滤波器系数与传递函数
Banerjee 环路滤波器系数与传递函数 本文基于 Dean Banerjee PLL Performance Simulation and Design 深度解析 第 8-9 章提炼，定义全书核心的滤波器系数 A0/A1/A2/A3 体系，以及开环/闭环/误差传递函数、环路带宽、相位裕度、Gamma 优化因子等关键概念。 前后关系 前置知识： Banerjee PLL基础与系统概述 — Ch.1-2 PLL 基本结构与电荷泵 PLL PLL基本结构与传递函数 — PLL 三大要素与基本闭环模型 本书内部链条： Ch.8-9（本文）→ Ch.14-15 (相位噪声建模依赖传递函数框架) → ...
Banerjee 鉴频鉴相器理论分析
Banerjee 鉴频鉴相器理论分析 本文基于 Dean Banerjee PLL Performance Simulation and Design 深度解析 第 3 章提炼。Banerjee 对 PFD 的分析涵盖了线性区特性、Cycle Slip 首次时间计算、连续时间近似及其局限性、离散采样效应以及死区问题。 前后关系 前置知识： PLL鉴相器 — 鉴相器基本类型与 s-曲线 Banerjee PLL基础与系统概述 — Ch.1-2 PLL 基本结构与电荷泵 PLL 本书内部链条： Ch.3（本文）→ Ch.17 (PFD 离散采样效应对锁定时间的影响) → Ch.28 (Cycle ...
Banerjee 预分频器与分数N PLL
Banerjee 预分频器与分数N PLL 本文基于 Dean Banerjee PLL Performance Simulation and Design 深度解析 第 4-6 章提炼，涵盖预分频器架构（单模/双模/四模）、分数 N PLL 原理、ΔΣ 分数 N PLL 的噪声整形与抖动技术。 前后关系 前置知识： Banerjee PLL基础与系统概述 — Ch.1 中 R/N 计数器的基本概念 PLL频率合成器 — 整数-N 与分数-N 合成器架构 本书内部链条： Ch.4-6（本文）→ Ch.12 (分数杂散) → Ch.14-15 (相位噪声建模) Ch.6 (ΔΣ 调制) → Ch...
Dean Banerjee
Dean Banerjee National Semiconductor 应用工程师，PLL 领域实践型专著作者。其著作 PLL Performance, Simulation, and Design（第 4 版）以工程实践为导向，强调数学推导与实测数据的结合验证。 背景 供职机构：National Semiconductor（现属 Texas Instruments） 职务：Applications Engineer（应用工程师） 专长领域：PLL 频率合成器设计、环路滤波器设计、相位噪声与杂散分析 主要著作 PLL Performance, Simulation, and Design（第...
Dean Banerjee PLL Performance Simulation and Design 深度解析
Dean Banerjee PLL Performance Simulation and Design 深度解析 PLL Performance, Simulation, and Design (Dean Banerjee, 4th Edition, 2006) 是一本以工程实践为导向的 PLL 设计专著。与 Gardner Phaselock Techniques 的系统理论分析和 Razavi Design of CMOS Phase-Locked Loops 的电路级设计不同，本书强调 数学推导与实测数据的结合验证，包含大量基于 National Semiconductor PLL 产品...
Floyd M. Gardner
Floyd M. Gardner 锁相环（PLL）领域的经典作者，Phaselock Techniques 的作者。Consulting Engineer，Palo Alto, California。 简介 Floyd M.
Hybrid PLL Papers 跨论文综合分析
Hybrid PLL Papers 跨论文综合分析（2013–2025） 本分析基于 10 篇 JSSC/TCAS 论文（2013–2025），提炼 Hybrid PLL 设计方法论的演进脉络、技术分化与性能趋势。 1.
Hybrid PLL 架构与技术
Hybrid PLL 架构与技术 Hybrid PLL（HPLL）将 PLL 环路控制拆分为模拟比例（P）路径和数字积分（I）路径（或反之），结合模拟 PLL 的线性相位检测优势与数字 PLL 的面积/可编程性优势。HPLL 解决了纯 BB-DPLL 的非线性 limit cycle 与量化噪声问题，同时避免了模拟 PLL 中大环路滤波电容的面积开销，是先进 CMOS 节点下高性能频率合成的主流架构。基于 10 篇 JSSC/TCAS 论文（2013–2025）提炼。 前后关系 前置知识： PLL基本结构与传递函数 — PLL 传递函数框架、Type I/II 定义 数字CMOS PLL架构与...
Mark Ferriss
Mark Ferriss Mark Ferriss 是 IBM T. J.
Pavan Kumar Hanumolu
Pavan Kumar Hanumolu Pavan Kumar Hanumolu 是伊利诺伊大学厄巴纳-香槟分校（UIUC）电气工程教授，IEEE Fellow。研究领域涵盖 PLL 频率合成、时间域信号处理和数据转换器。他指导的课题组在 time-based PLL 方面有开创性工作。 代表著作 论文期刊年份核心贡献A 0.0021 mm² 1.82 mW 2.2 GHz PLL Using Time-Based Integral Control in 65 nm CMOSJSSC Vol.522017CCRO 无损积分器替代环路滤波电容 技术贡献 Time-based integral ...
Seonghwan Cho
Seonghwan Cho Seonghwan Cho 是韩国科学技术院（KAIST）电气工程教授，IEEE Senior Member。研究重点是低功耗 PLL 和时钟生成电路，尤其在 GRO-TDC 用于 hybrid PLL 方面有重要贡献。 代表著作 论文期刊年份核心贡献A Hybrid PLL Using Low-Power GRO-TDC for Reduced In-Band Phase NoiseTCAS-II Vol.662019GRO-TDC HPLL + 噪声 TF 分析 技术贡献 GRO-TDC 在 HPLL I-path 中的应用：替代 BBPD，提供噪声整形量化 H...
Woogeun Rhee
Woogeun Rhee Woogeun Rhee 是清华大学集成电路学院教授，IEEE Fellow。研究方向包括低功耗 RF 收发机、频率合成器和无线 SoC 设计。他指导的团队在 CP-less hybrid PLL 和低压 BLE 发射机方面有系统性工作。 代表著作 论文期刊年份核心贡献A Bias-Current-Free Fractional-N HPLL for Low-Voltage Clock GenerationTCAS-I Vol.682021CP-less bias-current-free HPLL + notch filterA 0.6-V High-Efficie...
Ferriss IBM 20-28GHz Dual-Path PLL 深度解析
Ferriss IBM 20-28 GHz Dual-Path PLL 深度解析 Mark Ferriss 等人（IBM T. J.
Kim GRO-TDC Hybrid PLL 深度解析
Kim GRO-TDC Hybrid PLL 深度解析 Dongin Kim, Seonghwan Cho（KAIST）提出在 HPLL 的 I-path 中使用 GRO-TDC（而非 BBPD）降低带内相位噪声。关键发现：GRO-TDC 的量化噪声在低频段被整形压低 → I-path 增益 KI 可增大（与 BB-HPLL 设计相反） → 进一步减小 P-path 噪声贡献。 基本信息 属性值标题A Hybrid PLL Using Low-Power GRO-TDC for Reduced In-Band Phase Noise作者D.
Liu Ultra-Low-Jitter Fast-Hopping Hybrid PLL 深度解析
Liu Ultra-Low-Jitter Fast-Hopping Hybrid PLL 深度解析 Hongzhuo Liu 等人（清华大学 Chi/Mak/Chi 组）提出 ultra-low-jitter fast-hopping fractional-N PLL，结合 analog P-path（SPD）和 digital P/I-path，实现锁定期间 digital-dominant + 锁定后 analog-dominant。首次提出 LC DTC 替代传统 RC DTC 降低相位噪声。 基本信息 属性值标题An Ultra-Low-Jitter Fast-Hopping Frac...
Razavi Design of CMOS PLLs 深度解析
Razavi Design of CMOS PLLs 深度解析 Design of CMOS Phase-Locked Loops (Cambridge, 2020) 是 Behzad Razavi 的 PLL 专著，从晶体管级电路设计到系统架构，系统覆盖 CMOS PLL 设计的全部核心主题。与 Gardner Phaselock Techniques 的系统/理论视角互补，本书侧重 CMOS 电路仿真驱动设计。 书籍定位 属性内容全称Design of CMOS Phase-Locked Loops: From Circuit Level to Architecture Level作者Be...
Sharkia Type-I Sub-Sampling PLL 深度解析
Sharkia Type-I Sub-Sampling PLL 深度解析 Ahmad Sharkia 等人（UBC）提出 Type-I sub-sampling PLL + ADFLL 混合频率合成器，通过将 SS-PLL 从传统 Type-II 改为 Type-I（固有稳定）并用全数字 FLL 替代模拟 FLL，实现 100×100 μm² 超紧凑面积和 -255 dB FOM。 基本信息 属性值标题A Type-I Sub-Sampling PLL With a 100×100 μm² Footprint and -255-dB FOM作者A.
Song CS-Integrator Hybrid PLL 分析 深度解析
Song CS-Integrator Hybrid PLL 分析 深度解析 Jingrun Song, Xinyu Yang 等人（UESTC + 澳门大学 Pui-In Mak/Jun Yin 组）首次对 charge-sharing (CS) integrator-based HPLL 进行全面理论分析，包括事件驱动行为建模、离散时间 z 域噪声模型（考虑 multi-rate + hybrid control）和非线性杂散解析预测。 基本信息 属性值标题Analyses Concerning the Phase Noise and Nonlinear Behavior of the CS...
Yang Calibration-Free OPDTPNC PLL 深度解析
Yang Calibration-Free OPDTPNC PLL 深度解析 Xiaofeng Yang 等人（澳门大学，Rui Paulo Martins 组）提出**开环离散时间相位噪声消除（OPDTPNC）**技术，级联于窄带 Type-II PLL 之后，实现等效相位重对齐（滤波带宽 ≈fref/4）。采用 PVT tracking bias 使 sampler/corrector 增益同步漂移 → 无需校准，jitter PVT 退化 <9%。 基本信息 属性值标题A Calibration-Free Ring-Oscillator PLL With Gain Trackin...
Zhu Time-Based Integral Control PLL 深度解析
Zhu Time-Based Integral Control PLL 深度解析 Junheng Zhu, Pavan Kumar Hanumolu 等人（UIUC Coordinated Science Laboratory）提出用环形振荡器积分器（ROI） 替代环路滤波电容实现 PLL 积分控制，结合模拟 P-path 消除量化误差，在 65 nm CMOS 中实现 0.0021 mm² 超紧凑面积 PLL。 基本信息 属性值标题A 0.0021 mm² 1.82 mW 2.2 GHz PLL Using Time-Based Integral Control in 65 nm CMOS作...
清华 CP-less Hybrid PLL 与 BLE TX 深度解析
清华 CP-less Hybrid PLL 与 BLE TX 深度解析 Woogeun Rhee, Zhihua Wang 团队（清华大学）连续发表两篇论文：2021 TCAS-I 提出 bias-current-free CP-less fractional-N HPLL（0.65V, 1.2 GHz），2025 JSSC 将其扩展为 0.6V BLE TX（RDAC CM ripple cancellation + class-E/F₂ PA），实现 25.1% 系统效率。 基本信息 属性2021 TCAS-I2025 JSSC BLE TX标题A Bias-Current-Free Fr...
数字CMOS PLL架构与TDC-DCO设计
数字 CMOS PLL 架构与 TDC-DCO 设计 数字 PLL（DPLL）用 TDC 替代模拟 PFD/CP，用数字环路滤波器替代模拟 RC 滤波器，用 DCO 替代 VCO。DPLL 受益于 CMOS 工艺缩放（数字电路面积/功耗持续改善），是现代 SoC 中频率合成的主流方案。基于 Razavi Design of CMOS Phase-Locked Loops Ch.10 提炼。 前后关系 前置知识： PLL基本结构与传递函数 — PLL 基本架构和传递函数框架 环路滤波器与电荷泵PLL — 模拟 CP-PLL 作为 DPLL 的对照 数字PLL传递函数与稳定性 — Gardner ...