Liu Ultra-Low-Jitter Fast-Hopping Hybrid PLL 深度解析
Hongzhuo Liu 等人（清华大学 Chi/Mak/Chi 组）提出 ultra-low-jitter fast-hopping fractional-N PLL，结合 analog P-path（SPD）和 digital P/I-path，实现锁定期间 digital-dominant + 锁定后 analog-dominant。首次提出 LC DTC 替代传统 RC DTC 降低相位噪声。
基本信息
| 属性 | 值 |
|---|---|
| 标题 | An Ultra-Low-Jitter Fast-Hopping Fractional-N PLL With LC DTC and Hybrid-Proportional Paths |
| 作者 | H. Liu, W. Deng, H. Jia, Z. Wang, B. Chi |
| 期刊 | IEEE JSSC, Vol.60, No.3, March 2025 |
| 工艺 | 28 nm CMOS |
| 面积 | 0.21 mm² |
| 功耗 | 34 mW |
| Jitter（1kHz–100MHz） | 36.8 fs（整数-N）, 41.3 fs（远整数分数-N）, 61.7 fs（近整数分数-N） |
| 跳频时间 | 0.52 μs（3.5 GHz 步进, 80 ppm） |
| 近整数分数杂散 | -62.4 dBc |
vs 已有来源定位
| 维度 | 传统 DPLL（fast lock） | 传统 APLL（low jitter） | Liu 2025 Hybrid |
|---|---|---|---|
| 锁定速度 | 快（BWGS 等算法） | 慢（固定 BW） | 快（digital-dominant） |
| 稳态 jitter | 差（BBPD 量化噪声） | 好（线性 PD） | 好（SPD analog-dominant） |
| 频率切换 | 依赖 DCO 调谐线性度 | 依赖 BWGS | 不依赖调谐线性度 |
| DTC 类型 | RC DTC | 无 | LC DTC（低噪声） |
§I. Introduction
Counter-Based PLL 的问题：
- Counter 直接测 VCO 频率 → 高频（>10 GHz）难实现
- 加 pre-divider → 频率检测时间延长 → 跳频慢
- Multi-bit TDC 相位噪声差（inverter delay line）
Fast-Hopping 挑战：
- 线性调谐假设可能不成立（电容非线性 + mismatch）
- 大跳频步进 → 非线性误差更大
- Analog PLL 不便实现 BWGS，Digital PLL 灵活但噪声差
5G/mmWave 需求：89 fs jitter @40 GHz（64-QAM），快跳频适应频谱聚合
§III. Counter + Divider 合并架构
- 高速 counter（quadruple timing margin）→ 支持 >20 GHz VCO 频率测量
- Counter 与 feedback clock generator（= multi-modulus divider）合并
- 跳频时：counter 检测频率误差 → digital 控制快速切换
- 稳态时：divider 输出送入 analog SPD → 低噪声
频率切换算法
- 不依赖 DCO 调谐曲线线性度
- 不依赖跳频步进大小
- 基于 counter 的绝对频率测量 → 鲁棒
§IV. Hybrid Proportional Paths
- Digital P-path（锁定期间）：快速响应 + BWGS
- Analog P-path（SPD）（锁定后）：线性相位检测 → 低 jitter
- 切换由 settling detection 控制
§V. LC DTC
传统 RC DTC 问题：
- 延迟由 RC 时间常数决定 → 热噪声大
- 改善相位噪声需降低 R → 功耗增加
LC DTC 优势：
- 延迟由 LC 谐振频率决定 → 低噪声潜力
- 更适合未来 jitter 要求
§VI. 测量结果
| 模式 | Jitter (RMS, 1kHz–100MHz) |
|---|---|
| 整数-N | 36.8 fs |
| 远整数分数-N | 41.3 fs |
| 近整数分数-N | 61.7 fs |
跳频：0.52 μs（3.5 GHz 步进），80 ppm settling accuracy
关键贡献总结
- Hybrid proportional paths：digital-dominant 锁定 + analog-dominant 稳态
- Counter-based 频率检测：不依赖 DCO 线性度 → 鲁棒快跳频
- LC DTC 首次提出，替代 RC DTC 降低相位噪声
- 36.8 fs RMS jitter（整数-N），0.52 μs 跳频（3.5 GHz 步进）
双向链接
概念页：
- Hybrid PLL架构与技术 — §4.5 (SPD), §8 (快速跳频)
- PLL频率合成器 — 分数-N 频率合成
- 相位噪声对PLL影响 — jitter 优化
其他来源：
- 清华 CP-less Hybrid PLL 与 BLE TX 深度解析 — 同校另一 hybrid PLL 设计
- Yang Calibration-Free OPDTPNC PLL 深度解析 — PNC 进一步降低 jitter