Hybrid PLL Papers 跨论文综合分析（2013–2025）

本分析基于 10 篇 JSSC/TCAS 论文（2013–2025），提炼 Hybrid PLL 设计方法论的演进脉络、技术分化与性能趋势。

1. 架构演进时间线

年份	论文	机构	里程碑意义
2013	Ferriss	IBM TJ Watson	首次提出 integral path self-calibration，奠定双路径校准基础
2014	Ferriss	IBM TJ Watson	首次完整实现 hybrid PLL（dual-path type-II），32nm SOI 28GHz
2017	Zhu	UIUC (Hanumolu)	用 CCRO 时间积分器替代环路滤波电容，解决面积瓶颈
2018	Sharkia	UBC	Type-I sub-sampling PLL + ADFLL，证明 SS-PLL 可紧凑化
2019	Kim	KAIST (Cho)	GRO-TDC 在 HPLL 中的噪声 TF 系统分析，提出 $ω_{P 1}$ 设计准则
2020	Yang	Macau (USTC)	开环离散时间 PNC（OPDTPNC），免校准 gain tracking
2021	Xu	清华 (Rhee)	CP-less bias-current-free HPLL，JK-FF PD + notch filter
2025	Liu	清华 (Wang)	快速跳频 hybrid PLL + LC DTC，counter-based 频率检测
2025	Feng	清华 (Rhee)	0.6V BLE TX 集成 HPLL，RDAC CM ripple cancellation
2025	Song	UESTC+Macau	CS 积分器 HPLL 理论建模，事件驱动 + 离散时间噪声模型

演进脉络：IBM 奠基（2013-2014）→ 学术界多元探索 I-path 实现（2017-2019）→ 中国团队聚焦免校准/低压/快速跳频实用化（2020-2025）。

2. 双路径架构核心洞见

2.1 为什么需要 Hybrid？

三种传统架构各有致命缺陷：

架构	核心优势	核心缺陷
模拟 CP-PLL	低噪声、成熟	大滤波电容（面积）、CP 失配杂散
BB-PLL (DPLL)	无大电容、数字友好	BBPD 量化噪声 → in-band 相位噪声恶化
TDC-based DPLL	全数字	TDC 量化噪声 → 需高功耗高分辨率 TDC

Hybrid PLL 的核心思想：将环路分为两个独立路径——

P-path（模拟）：线性 PD → 无量化噪声 → 负责高频相位校正
I-path（数字）：BBPD → 无大电容 → 负责低频频率锁定

两路径的噪声传递函数天然分离：P-path 噪声经 bandpass 整形，I-path 噪声经 lowpass 整形，且交叠区域最小。

2.2 噪声传递函数统一框架

所有 10 篇论文共享的闭环噪声传递函数（Kim 2019 显式推导）：

\frac{ϕ _{O U T}}{ϕ _{n, A}} = \frac{s N K _{P}}{s ^{2} N + s K _{P} + K _{I}} (bandpass, P-path)

\frac{ϕ _{O U T}}{ϕ _{n, D}} = \frac{N K _{I}}{s ^{2} N + s K _{P} + K _{I}} (lowpass, I-path)

闭环极点：

ω_{P 1} \approx \frac{K _{I}}{K _{P}}, ω_{P 2} \approx \frac{K _{P}}{N}

关键设计准则（Kim 2019）： $ω_{P 1}$ 应设为 BBPD 量化噪声与 VCO 相位噪声的交叉频率，使得 I-path 仅传递低频信息。

3. I-path 实现技术分化

I-path 是 Hybrid PLL 创新最密集的维度，10 篇论文呈现 4 种实现路线：

路线	代表论文	核心器件	量化噪声	面积	复杂度
BBPD + 数字积分器	Ferriss 2014, Kim 2019	数字加法器	有（BBPD 量化）	最小	低
CCRO 时间积分器	Zhu 2017	环形振荡器	无（无损积分）	中等	中
GRO-TDC	Kim 2019	门控环形振荡器	部分（一阶整形）	中等	中高
CS 积分器	Song 2025, Feng 2025	电荷共享电容	无（模拟积分）	小	低

演进趋势：

2014（Ferriss）：最直接的 BBPD + 数字计数器，但需 Mutex 解决亚稳态
2017（Zhu）：CCRO 创新性地用振荡器相位积分替代数字计数器，但引入 PWM 杂散
2019（Kim）：GRO-TDC 在 BBPD 和 TDC 之间找到折衷点
2025（Song/Feng）：CS 积分器回归模拟域，但通过行为建模解决了非线性分析

核心发现（Kim 2019）：在 GRO-HPLL 中 $K_{I}$ 应增大（与 BB-HPLL 相反），因为 GRO-TDC 的一阶噪声整形使得增大 $K_{I}$ 不恶化带内噪声。

4. P-path 实现技术分化

路线	代表论文	PD 类型	滤波方式	噪声特性
Switched resistor	Ferriss 2014	线性 PD	电阻切换 → 等效 $R_{e q}$	低噪声，需大电阻面积
Switched RC + S&H	Kim 2019	线性 PD	RC 低通 + 采样保持	杂散低，带宽可控
FF-PD + passive LPF	Xu 2021	JK flip-flop PD	Twin-T notch filter	CP-less，无偏置电流
Voltage-mode PD + RDAC	Feng 2025	电压模式 PD	RDAC DAC	CM ripple 可取消
Sampling PD (SPD)	Liu 2025	采样型 PD	被动 LPF	高增益，低噪声

趋势：从需要 CP/偏置电流的传统 PD → CP-less/bias-current-free 设计（Xu 2021），从单端 → 差分（Feng 2025 RDAC CM cancellation）。

5. 关键技术突破分析

5.1 免校准设计

论文	需校准？	校准内容	免校准策略
Ferriss 2013	是	I-path 增益（CP 电流）	N/A（首篇，关注校准方法）
Ferriss 2014	是	P/I 路径匹配	Redundant number DAC
Kim 2019	是	$K_{P}$ / $K_{I}$ 比值	$ω_{P 1}$ 设计准则
Yang 2020	否	N/A	OPDTPNC 开环 PNC → gain tracking 自动
Xu 2021	否	N/A	FIR-ΔΣ 替代校准
Liu 2025	部分	DTC gain	LC DTC 替代 RC DTC
Song 2025	N/A（理论）	N/A	行为模型预测非线性

洞察：Yang 2020 的 OPDTPNC 是免校准设计的里程碑——通过开环离散时间相位噪声消除，使得 BW ≈ $f_{re f} /4$ 时 gain tracking 自动成立，消除了 PVT 校准开销。

5.2 Sub-Sampling PLL 分支

Sharkia 2018 引入了与典型 dual-path 不同的路线——Type-I SS-PLL：

固有一阶系统 → 无条件稳定 → 无需 Type-II 的积分器
SS-PD 高增益 → 低 in-band 噪声
ADFLL（辅助鉴频环） → 扩展锁定范围
面积优势：环路滤波器可放在片上电感下方

与 Hybrid PLL 的互补关系：SS-PLL 在低频（<10 GHz）场景更紧凑，Hybrid PLL 在高频（>20 GHz）和分数-N 场景更灵活。

5.3 快速跳频

Liu 2025 的 counter-based 频率检测 + LC DTC 解决了 PLL 跳频速度瓶颈：

Counter 粗调 → LC DTC 细调 → hybrid proportional paths 稳态
跳频时间从传统 PLL 的 μs 级降低至 ns 级
LC DTC 替代 RC DTC 显著降低 DTC 引入的相位噪声

6. 性能指标趋势分析

6.1 Jitter 演进

年份	论文	Integrated Jitter	工艺	备注
2014	Ferriss	~2 ps (rms)	32nm SOI	28 GHz 毫米波
2017	Zhu	~3 ps (rms)	65nm	CCRO PLL
2019	Kim	1.86 ps (rms)	65nm	GRO-HPLL
2020	Yang	0.92 ps (rms)	28nm	OPDTPNC
2021	Xu	2.47 ps (rms)	65nm	CP-less
2025	Liu	0.29 ps (rms)	28nm	LC DTC
2025	Feng	3.2 ps (rms)	65nm	0.6V BLE TX

趋势：

Jitter 从 2-3 ps 降至 sub-ps（Liu 2025: 0.29 ps），改善约 7-10×
28nm 工艺在 jitter 方面优于 65nm（Yang 2020, Liu 2025）
低压设计（Feng 0.6V）仍以 jitter 换功耗

6.2 FOM 对比

$FO M_{P LL} = 10 lo g_{10} (σ_{ji t}^{2} \cdot P_{mW})$ ，越低越好。

论文	Jitter (fs)	功耗 (mW)	FOM (dB)
Ferriss 2014	~2000	~30	~-215
Zhu 2017	~3000	~8	~-220
Kim 2019	1860	4.2	-232
Yang 2020	920	7.8	-236
Xu 2021	2470	3.4	-224
Liu 2025	290	24	-244
Feng 2025	3200	0.72	-222

洞察：

Liu 2025 达到 FOM = -244 dB，是 10 篇中最优——jitter 改善主导了 FOM 提升
Kim 2019 在 4.2 mW 功耗下实现 1.86 ps，FOM = -232 dB，是高能效设计的标杆
Feng 2025 虽然 jitter 最高（3.2 ps），但功耗仅 0.72 mW，在 BLE TX 应用场景下 FOM 优秀

6.3 面积趋势

论文	面积 (mm²)	面积瓶颈
Ferriss 2014	~0.5	P-path 大电阻
Zhu 2017	~0.3	CCRO（替代 300pF 电容 → 0.3mm²）
Kim 2019	0.16	GRO-TDC 紧凑
Xu 2021	0.06	CP-less 极小
Feng 2025	0.08	BLE TX 含 PA

趋势：从 0.5 mm² → 0.06 mm²，面积缩小约 8×，主要归功于 CP-less/bias-current-free 设计消除了大电容和偏置电路。

7. 工艺缩放与应用场景分化

7.1 工艺分布

32nm SOI（IBM, 2013-2014）：毫米波应用，高 $f_{T}$ 但成本高
65nm CMOS（Zhu/Kim/Xu/Feng）：主流低成本工艺，IoT/BLE 应用
28nm CMOS（Yang/Liu）：先进工艺，追求极致 jitter 性能

7.2 应用场景分化

场景	代表论文	核心诉求
毫米波通信 (5G/6G)	Ferriss 2014, Liu 2025	低 jitter + 高频 (>20 GHz)
IoT/BLE	Xu 2021, Feng 2025	低功耗 + 小面积 + 低压
通用频率合成	Zhu 2017, Kim 2019, Yang 2020	FOM 优化 + 免校准
理论分析	Song 2025, Ferriss 2013	建模/校准方法论

8. 与教科书知识的关系

教科书概念	教科书覆盖	Hybrid PLL 论文的独特贡献
PLL 传递函数	Gardner Ch.2-4	双路径噪声 TF 分离分析
CP-PLL 设计	Razavi Ch.7-9	CP-less 消除电荷泵失配
DPLL (TDC+DCO)	Razavi Ch.10	Hybrid = 模拟+数字混合，非纯数字
振荡器相位噪声	Razavi Ch.1-6, Gardner Ch.9	双路径对 VCO 噪声的不同整形
Sub-Sampling PLL	无系统覆盖	Sharkia 2018 Type-I SS-PLL 完整设计
相位噪声消除	无	Yang 2020 OPDTPNC 原创技术
时间积分器	无	Zhu 2017 CCRO 原创概念
CS 积分器行为建模	无	Song 2025 事件驱动理论

结论：教科书（Gardner/Razavi）建立了 PLL 基础理论框架，而 Hybrid PLL 论文在工程实践层面解决了教科书未覆盖的具体实现问题——特别是双路径噪声分离、量化噪声消除和面积优化。

9. 开放问题与未来方向

宽频带 Hybrid PLL：当前论文覆盖 2-28 GHz，sub-1 GHz（sub-GHz IoT）场景的 hybrid PLL 设计尚未系统探索
多模/多标准合成器：Liu 2025 的快速跳频为多模提供了基础，但跨标准（WiFi+BLE+5G）统一合成器仍需研究
数字辅助 analog P-path：Song 2025 的行为模型为数字预测+补偿提供了理论基础，但尚无芯片验证
先进工艺缩放：16nm/7nm/5nm 下 hybrid PLL 的设计方法论需要重新验证（器件非理想性加剧）
PNC 技术通用化：Yang 2020 的 OPDTPNC 限于特定 BW 条件，更通用的 PNC 框架待开发

10. 双向链接

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