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数字PLL传递函数与稳定性
数字 PLL 传递函数与稳定性 数字 PLL（DPLL）将模拟 PLL 中的相位检测、环路滤波和振荡器替换为数字域实现，引入了采样、量化和有限字长效应。由于存在采样保持操作，DPLL 在数学上用 z-变换描述，其稳定性条件与模拟 PLL 有本质不同。基于 Gardner Phaselock Techniques Ch.4 提炼。 前后关系 前置知识： PLL基本结构与传递函数 — 模拟 PLL 传递函数基础 PLL图形化分析与稳定性判据 — 根轨迹/Bode 稳定判据 z-变换基础知识 本书内部链条： Ch.4（本文）→ 数字采样锁相环（Ch.13）— 更深入的数字 PLL 专题（量化/非线性...
数字采样锁相环
数字采样锁相环 Gardner Ch.13 系统论述数字化 PLL 的实际构造：数字控制振荡器（DCO）的两种实现路线、混合信号鉴相、载波恢复 DPLL、多速率采样环路，以及量化效应如何从根本上破坏线性（加性）模型——并给出 IPM（增量相位调制器）这一量化噪声整形方案。基于 Gardner Phaselock Techniques Ch.13 + App.13A 提炼。 前后关系 前置知识： 数字PLL传递函数与稳定性 — DPLL 的基本 z-域分析（Ch.4） PLL鉴相器 — PD 类型与 s 曲线 环路滤波器与电荷泵PLL — CP-PLL 的采样性质 本书内部链条： Ch.13（本...
DPLL 技术演进路径分析（2009–2023）
DPLL 技术演进路径分析（2009–2023） 基于 6 篇代表性 DPLL 论文的全量深度解析，梳理数字 Bang-Bang PLL 从 2009 到 2023 年的技术演进脉络，涵盖鉴相器架构、DCO 类型、环路控制、校准技术四个核心维度。 1.
DPLL 论文 Ingest 覆盖度评估报告
DPLL 论文 Ingest 覆盖度评估报告 基于 6 篇 DPLL 代表性论文（2009–2023）全量深度 Ingest 后的知识覆盖度评估。每篇论文按核心章节/贡献进行逐项评估。 总评 指标数值论文总数6新建源页面6新建分析页面1（DPLL 技术演进路径）总代码行数~2,000 行（source + analysis）覆盖度加权平均~92%公式覆盖率~95%（全部关键公式已捕获）图表覆盖率~75%（ASCII 示意图替代原始图片）wikilink 完整度~85%（跨页面引用建立中） 逐篇覆盖度评估 1.
Avallone 2021 TCAS1 BB-DPLL PN Analysis 深度解析
Avallone 2021 TCAS1 BB-DPLL PN Analysis 深度解析 Luca Avallone（UCD）、Mario Mercandelli、Alessio Santiccioli、Michael Peter Kennedy、Salvatore Levantino、Carlo Samori（Politecnico di Milano）在 IEEE TCAS-I 2021 上提出了 BB-DPLL 的最全面相位噪声分析模型。关键创新：（1）基于非线性映射推导的时域抖动闭式表达式（Eq.12），与仿真误差 < 1%（vs 文献 [12] 的 12.3%–50%+ 误差）...
Hwang KAIST 2022 JSSC PDS-ΔΣM Fractional-N DPLL 深度解析
Hwang KAIST 2022 JSSC PDS-ΔΣM Fractional-N DPLL 深度解析 Chanwoong Hwang、Hangi Park、Yongsun Lee、Taeho Seong、Jaehyouk Choi（KAIST）在 IEEE JSSC 2022 上提出了基于环形 DCO 的分数-N DPLL，针对 5G 应用。关键创新：（1）概率密度整形 ΔΣ 调制器（PDS-ΔΣM），利用抖动量化定理设计 3URN 抖动 → 输出码具有 时不变 PDF → 对任意无记忆 DTC 非线性免疫杂散，同时通过 3URN 提供对环路电路非线性（NL_OC）的三阶免疫；（2）DTC...
Kang Liu 2023 JSSC FPC DCDL DPLL 深度解析
Kang Liu 2023 JSSC FPC DCDL DPLL 深度解析 Zhi-Heng Kang 和 Shen-Iuan Liu（台湾大学）在 IEEE JSSC 2023 上提出了使用**前馈相位误差消除（FPC）**的环形 DCO DPLL。关键创新：（1）FPC 技术：将 **DCDL（数字控制延迟线）**置于环内 → 相位误差由 DCDL 快速补偿 → 消除残余抖动 → 等效拓宽环路带宽；（2）死区自由（DZF）BBPFD 通过 3 输入 NAND 门避免传统 BBPFD 的迟滞死区 → 提高 TDC 分辨率；（3）双积分路径限制 DCDL 范围 → 避免宽延迟范围需求；（4）β...
Kuan Liu 2016 JSSC BB-PLL ALGC 深度解析
Kuan Liu 2016 JSSC BB-PLL ALGC 深度解析 Ting-Kuei Kuan 和 Shen-Iuan Liu（台湾大学）在 IEEE JSSC 2016 上提出了带自动环路增益控制（ALGC） 和环路延迟缩减技术的数字 Bang-Bang PLL。关键创新：（1）首次推导同时考虑参考时钟噪声和 DCO 噪声的闭式 BBPD 增益表达式（Eq.10），解决了长期以来 DBPLL 分析的”先有鸡还是先有蛋” 难题；（2）ALGC 技术基于 BBPD 输出 SIGN 的自相关函数（Eq.16–17），后台收敛至最优比例增益 βOPT（Eq.15）；（3）环路延迟缩减拓扑 B...
Rylyakov IBM 2009 ISSCC BB-DPLL 深度解析
Rylyakov IBM 2009 ISSCC BB-DPLL 深度解析 Alexander Rylyakov 等人（IBM T.J.
Seong UNIST KAIST 2019 JSSC FPEC DPLL 深度解析
Seong UNIST KAIST 2019 JSSC FPEC DPLL 深度解析 Taeho Seong（UNIST）、Yongsun Lee、Seyeon Yoo 和 Jaehyouk Choi（KAIST）在 IEEE JSSC 2019 上提出了基于 环形 DCO 的整数-N DPLL，结合 快速相位误差校正（FPEC） 与 最优阈值 TDC（OT-TDC） 技术，在 65nm CMOS 中实现了 320 fs RMS jitter、−75 dBc 参考杂散、6.0 mW 功耗。关键创新：利用 Lloyd-Max MMSE 算法优化 TDC 判决阈值与修正增益，以 仅 3 级 OT-...
Henzler Time-to-Digital Converters 深度解析
Henzler《Time-to-Digital Converters》全书全量深度解析 Stephan Henzler《Time-to-Digital Converters》(Springer Series in Advanced Microelectronics 29, 2010) 全书 6 章 + 参考文献全量深度解析。本书系统阐述 TDC 从基础概念到先进架构的全领域覆盖，包含大量 Henzler 本人在 Infineon 的首发研究成果。全书 ~288K 字符，132 页。 基本信息 项目内容书名Time-to-Digital Converters作者Stephan Henzler (...
数字CMOS PLL架构与TDC-DCO设计
数字 CMOS PLL 架构与 TDC-DCO 设计 数字 PLL（DPLL）用 TDC 替代模拟 PFD/CP，用数字环路滤波器替代模拟 RC 滤波器，用 DCO 替代 VCO。DPLL 受益于 CMOS 工艺缩放（数字电路面积/功耗持续改善），是现代 SoC 中频率合成的主流方案。基于 Razavi Design of CMOS Phase-Locked Loops Ch.10 提炼。 前后关系 前置知识： PLL基本结构与传递函数 — PLL 基本架构和传递函数框架 环路滤波器与电荷泵PLL — 模拟 CP-PLL 作为 DPLL 的对照 数字PLL传递函数与稳定性 — Gardner ...