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• Hybrid PLL 架构与技术

  Hybrid PLL 架构与技术 Hybrid PLL（HPLL）将 PLL 环路控制拆分为模拟比例（P）路径和数字积分（I）路径（或反之），结合模拟 PLL 的线性相位检测优势与数字 PLL 的面积/可编程性优势。HPLL 解决了纯 BB-DPLL 的非线性 limit cycle 与量化噪声问题，同时避免了模拟 PLL 中大环路滤波电容的面积开销，是先进 CMOS 节点下高性能频率合成的主流架构。基于 10 篇 JSSC/TCAS 论文（2013–2025）提炼。 前后关系 前置知识： PLL基本结构与传递函数 — PLL 传递函数框架、Type I/II 定义 数字CMOS PLL架构与...

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• Sharkia Type-I Sub-Sampling PLL 深度解析

  Sharkia Type-I Sub-Sampling PLL 深度解析 Ahmad Sharkia 等人（UBC）提出 Type-I sub-sampling PLL + ADFLL 混合频率合成器，通过将 SS-PLL 从传统 Type-II 改为 Type-I（固有稳定）并用全数字 FLL 替代模拟 FLL，实现 100×100 μm² 超紧凑面积和 -255 dB FOM。 基本信息 属性值标题A Type-I Sub-Sampling PLL With a 100×100 μm² Footprint and -255-dB FOM作者A.

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