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DPLL 技术演进路径分析（2009–2023）
DPLL 技术演进路径分析（2009–2023） 基于 6 篇代表性 DPLL 论文的全量深度解析，梳理数字 Bang-Bang PLL 从 2009 到 2023 年的技术演进脉络，涵盖鉴相器架构、DCO 类型、环路控制、校准技术四个核心维度。 1.
Hwang KAIST 2022 JSSC PDS-ΔΣM Fractional-N DPLL 深度解析
Hwang KAIST 2022 JSSC PDS-ΔΣM Fractional-N DPLL 深度解析 Chanwoong Hwang、Hangi Park、Yongsun Lee、Taeho Seong、Jaehyouk Choi（KAIST）在 IEEE JSSC 2022 上提出了基于环形 DCO 的分数-N DPLL，针对 5G 应用。关键创新：（1）概率密度整形 ΔΣ 调制器（PDS-ΔΣM），利用抖动量化定理设计 3URN 抖动 → 输出码具有 时不变 PDF → 对任意无记忆 DTC 非线性免疫杂散，同时通过 3URN 提供对环路电路非线性（NL_OC）的三阶免疫；（2）DTC...
Liu Ultra-Low-Jitter Fast-Hopping Hybrid PLL 深度解析
Liu Ultra-Low-Jitter Fast-Hopping Hybrid PLL 深度解析 Hongzhuo Liu 等人（清华大学 Chi/Mak/Chi 组）提出 ultra-low-jitter fast-hopping fractional-N PLL，结合 analog P-path（SPD）和 digital P/I-path，实现锁定期间 digital-dominant + 锁定后 analog-dominant。首次提出 LC DTC 替代传统 RC DTC 降低相位噪声。 基本信息 属性值标题An Ultra-Low-Jitter Fast-Hopping Frac...
清华 CP-less Hybrid PLL 与 BLE TX 深度解析
清华 CP-less Hybrid PLL 与 BLE TX 深度解析 Woogeun Rhee, Zhihua Wang 团队（清华大学）连续发表两篇论文：2021 TCAS-I 提出 bias-current-free CP-less fractional-N HPLL（0.65V, 1.2 GHz），2025 JSSC 将其扩展为 0.6V BLE TX（RDAC CM ripple cancellation + class-E/F₂ PA），实现 25.1% 系统效率。 基本信息 属性2021 TCAS-I2025 JSSC BLE TX标题A Bias-Current-Free Fr...