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Kuan Liu 2016 JSSC BB-PLL ALGC 深度解析
Kuan Liu 2016 JSSC BB-PLL ALGC 深度解析 Ting-Kuei Kuan 和 Shen-Iuan Liu（台湾大学）在 IEEE JSSC 2016 上提出了带自动环路增益控制（ALGC） 和环路延迟缩减技术的数字 Bang-Bang PLL。关键创新：（1）首次推导同时考虑参考时钟噪声和 DCO 噪声的闭式 BBPD 增益表达式（Eq.10），解决了长期以来 DBPLL 分析的”先有鸡还是先有蛋” 难题；（2）ALGC 技术基于 BBPD 输出 SIGN 的自相关函数（Eq.16–17），后台收敛至最优比例增益 βOPT（Eq.15）；（3）环路延迟缩减拓扑 B...
Seong UNIST KAIST 2019 JSSC FPEC DPLL 深度解析
Seong UNIST KAIST 2019 JSSC FPEC DPLL 深度解析 Taeho Seong（UNIST）、Yongsun Lee、Seyeon Yoo 和 Jaehyouk Choi（KAIST）在 IEEE JSSC 2019 上提出了基于 环形 DCO 的整数-N DPLL，结合 快速相位误差校正（FPEC） 与 最优阈值 TDC（OT-TDC） 技术，在 65nm CMOS 中实现了 320 fs RMS jitter、−75 dBc 参考杂散、6.0 mW 功耗。关键创新：利用 Lloyd-Max MMSE 算法优化 TDC 判决阈值与修正增益，以 仅 3 级 OT-...