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Hwang KAIST 2022 JSSC PDS-ΔΣM Fractional-N DPLL 深度解析
Hwang KAIST 2022 JSSC PDS-ΔΣM Fractional-N DPLL 深度解析 Chanwoong Hwang、Hangi Park、Yongsun Lee、Taeho Seong、Jaehyouk Choi（KAIST）在 IEEE JSSC 2022 上提出了基于环形 DCO 的分数-N DPLL，针对 5G 应用。关键创新：（1）概率密度整形 ΔΣ 调制器（PDS-ΔΣM），利用抖动量化定理设计 3URN 抖动 → 输出码具有 时不变 PDF → 对任意无记忆 DTC 非线性免疫杂散，同时通过 3URN 提供对环路电路非线性（NL_OC）的三阶免疫；（2）DTC...
Kang Liu 2023 JSSC FPC DCDL DPLL 深度解析
Kang Liu 2023 JSSC FPC DCDL DPLL 深度解析 Zhi-Heng Kang 和 Shen-Iuan Liu（台湾大学）在 IEEE JSSC 2023 上提出了使用**前馈相位误差消除（FPC）**的环形 DCO DPLL。关键创新：（1）FPC 技术：将 **DCDL（数字控制延迟线）**置于环内 → 相位误差由 DCDL 快速补偿 → 消除残余抖动 → 等效拓宽环路带宽；（2）死区自由（DZF）BBPFD 通过 3 输入 NAND 门避免传统 BBPFD 的迟滞死区 → 提高 TDC 分辨率；（3）双积分路径限制 DCDL 范围 → 避免宽延迟范围需求；（4）β...
Seong UNIST KAIST 2019 JSSC FPEC DPLL 深度解析
Seong UNIST KAIST 2019 JSSC FPEC DPLL 深度解析 Taeho Seong（UNIST）、Yongsun Lee、Seyeon Yoo 和 Jaehyouk Choi（KAIST）在 IEEE JSSC 2019 上提出了基于 环形 DCO 的整数-N DPLL，结合 快速相位误差校正（FPEC） 与 最优阈值 TDC（OT-TDC） 技术，在 65nm CMOS 中实现了 320 fs RMS jitter、−75 dBc 参考杂散、6.0 mW 功耗。关键创新：利用 Lloyd-Max MMSE 算法优化 TDC 判决阈值与修正增益，以 仅 3 级 OT-...