Banerjee 预分频器与分数N PLL

本文基于 Dean Banerjee PLL Performance Simulation and Design 深度解析 第 4-6 章提炼，涵盖预分频器架构（单模/双模/四模）、分数 N PLL 原理、ΔΣ 分数 N PLL 的噪声整形与抖动技术。

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前后关系

前置知识：

• Banerjee PLL基础与系统概述 — Ch.1 中 R/N 计数器的基本概念
• PLL频率合成器 — 整数-N 与分数-N 合成器架构

本书内部链条：

• Ch.4-6（本文）→ Ch.12 (分数杂散) → Ch.14-15 (相位噪声建模)
• Ch.6 (ΔΣ 调制) → Ch.9 (传递函数) 中对环路滤波器阶数选择的要求

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Ch.4: Basic Prescaler Operation

预分频器必要性

当 VCO 频率过高（>200 MHz 左右），纯 CMOS 计数器无法处理时，需要用预分频器将 VCO 频率分频后再送入数字计数器。

单模预分频器（Single Modulus）

$$N=b\times P$$

• 只允许 N 值为 P 的整数倍 → 频率分辨率受限
• 可通过减小信道间隔补偿，但会增加相位噪声
• 常用于高频设计（>6 GHz，GaAs/SiGe 工艺）和低成本 PLL

双模预分频器（Dual Modulus）—— 最常用

形式为 P/(P+1)，如 32/33 预分频器（P=32）：

$$N=(P+1)\cdot a+P\cdot (b-a)=P\cdot b+a\text{\hspace{1em}(4.1)}$$ $$b=N÷P\text{（整数除法）}\text{\hspace{1em}(4.2)}$$ $$a=N\mathrm{mod}P\text{（模运算）}\text{\hspace{1em}(4.3)}$$

关键约束：$b\ge a$ 才可正常工作，否则为非法分频比（illegal divide ratio）。

四模预分频器（Quadruple Modulus）

有 P, P+1, P+4, P+5 四种值，每次只使用其中三种：

$$N=P\cdot c+4\cdot b+a\text{\hspace{1em}(4.4)}$$

优势：更低的最小连续分频比；约束条件改为 $c\ge \max (a,b)$，更宽松。

最小连续分频比

预分频器类型	最小连续分频比	举例
双模 P/(P+1)	$P\times (P-1)$	32/33 → 992
四模 P/(P+1)/(P+4)/(P+5)	$\max \{P/4-1,3\}\times P$	32/33/36/37 → 224

对于分数 N PLL，由于 N 值在多值间切换，所有切换到的 N 值都必须为合法分频比，这可能导致最小连续分频比进一步抬高。

非法分频比的完整清单与规避策略

非法分频比（Illegal Divide Ratios）是指不满足预分频器 A/B/C 计数器约束的 N 值组合。在不同预分频器拓扑中，非法分频比的模式和影响各有不同。

双模预分频器的非法分频比模式

对于双模 P/(P+1) 预分频器，N = P·b + a，约束条件为 b ≥ a。非法条件：

$$N_{\text{illegal}}=\{N\mid N\mathrm{mod}P>N÷P\}$$

双模类型	合法 N 起始值	非法分频比示例	占比
8/9（P=8）	$N\ge 56$ 且 $N\mathrm{mod}8\le N÷8$	57（$57÷8=7,57\mathrm{mod}8=1$ → 1≤7 合法）; 64（$64\mathrm{mod}8=0\le 8$ 合法）	无非法
16/17（P=16）	$N\ge 240$	N=241（241÷16=15, 241mod16=1→1≤15合法）; 256以下非法区域密集	约 6%
32/33（P=32）	$N\ge 992$	N=1023（1023÷32=31, 1023mod32=31→31≤31合法边界）	约 3%
64/65（P=64）	$N\ge 4032$	N=4095（4095÷64=63, 4095mod64=63→63≤63合法边界）	约 1.5%

规律：P 值越大，非法分频比占比越低（$\propto 1/P$），但最小连续分频比 $P(P-1)$ 也更大。

四模预分频器的非法分频比

四模 P/(P+1)/(P+4)/(P+5) 的约束条件 $c\ge \max (a,b)$ 比双模更宽松：

• 非法条件：$N_{\text{illegal}}=\{N\mid c<a\text{ 或 }c<b\}$
• 最小连续分频比 $\approx 224$（对于 P=32），远低于双模的 992
• 非法分频比占比 $\sim 0.5\%$（以 $N\ge 224$ 为例）

分数 N PLL 中的动态合法性检查

分数 N PLL 的 N 值在 $N_{int}\pm \Delta N_{max}$ 范围内切换，每个可达 N 值都必须合法：

$$\forall N\in [N_{int}-\Delta N_{max},N_{int}+\Delta N_{max}],N\text{ 必须为合法分频比}$$

$\Delta N_{max}$（ΔΣ 调制器输出范围）	最低 $N_{int}$ 要求（32/33 预分频器）	设计建议
$\pm 1$（一阶 ΔΣ）	$N_{int}\ge 993$	通常自动满足
$\pm 3$（二阶 ΔΣ）	$N_{int}\ge 995$	注意 $N_{int}$ 接近下限时检查
$\pm 7$（三阶 MASH）	$N_{int}\ge 999$	建议 $N_{int}\ge 1000$ 留余量
$\pm 15$（四阶 MASH）	$N_{int}\ge 1007$	必须在设计中显式检查

芯片数据手册中非法分频比的解读

各厂商数据手册用不同方式标注合法分频比范围：

• National Semiconductor（LMX 系列）：给出 $N_{min}$ 和 $N_{max}$，隐含 $N\ge N_{min}$ 全部合法
• ADI（ADF 系列）：明确列表给出非法分频比的具体 N 值或范围
• TI（LMX 系列新版本）：提供计算工具（如 PLLatinum Sim）自动检查合法性

工程规则：

1. 初选 N 值后，运行合法性检查：$b\ge a$（双模）或 $c\ge \max (a,b)$（四模）
2. 分数 N 设计中，检查 N 值跳变范围内的所有可达 N 值
3. 使用芯片厂商提供的仿真工具（如 PLLatinum Sim、ADIsimPLL）进行自动合法性验证
4. 安全裕量：N 值应保持 $>N_{min}+\Delta N_{max}$，其中 $N_{min}$ 为最小连续分频比

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双模预分频器的 DFF 级实现

双模预分频器（如 4/5、8/9、32/33）的核心由 D 触发器和组合逻辑构成。以最基础的 4/5 预分频器为例：

                ┌─────┐    ┌─────┐    ┌─────┐    ┌─────┐
  F_in ─┬───────│ D Q │────│ D Q │────│ D Q │────│ D Q │──→ F_out
        │       │     │    │     │    │     │    │     │
        │       └──┬──┘    └──┬──┘    └──┬──┘    └──┬──┘
        │          │          │          │          │
        │          │          ├──────────┘          │
        │          │          └── 与门 ←─────┐       │
        │          └─────────── 或门 ←───────┘       │
        └────────────────────────────────────────────┘
                        MODE (P/P+1 选择)

• 分频原理：D 触发器组构成 4 级同步计数器，MODE=0 时工作为 4 分频（P=4）；MODE=1 时通过反馈逻辑在特定计数值处跳过一个时钟，实现 5 分频（P+1=5）
• 最高工作频率：受 DFF 的 $t_{setup}+t_{clk-to-q}$ 限制。CMOS 工艺中约 $1/(2\cdot t_{pd})$，典型 90nm CMOS 可达 $5-10$ GHz
• 功耗优化：预分频器是 PLL 中功耗最高的数字模块之一，常使用低摆幅逻辑（如 ECL、CML）在射频段工作

级联形成 32/33 预分频器：

$$\text{Pulse Swallow结构}=\text{4/5 预分频器}+\text{8 分频异步链}$$

• 4/5 预分频器 + 8 分频 → 32/33 双模预分频器
• 通用结构：$P/(P+1)=(N_1)/[(N_1+1)\cdot 2^k]$，其中 $N_1$ 为内核预分频器分频比，$k$ 为附加异步分频器级数

最大工作频率限制

双模预分频器的最大工作频率 $f_{max}$ 受限于 DFF 建立时间 $t_{setup}$ 和时钟到输出的延迟 $t_{clk-to-q}$：

$$f_{max}\approx \frac{1}{t_{setup}+2\cdot t_{clk-to-q}}$$

工艺节点	DFF 典型 $f_{max}$	可用预分频器类型
130 nm	$\sim 2.5$ GHz	8/9, 16/17, 32/33
90 nm	$\sim 5$ GHz	32/33, 64/65
65 nm	$\sim 8$ GHz	64/65, 128/129
45 nm	$\sim 12$ GHz	128/129, 256/257

超过 $f_{max}$ 时，需使用 SiGe/GaAs 预分频器或注入锁定分频器。

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Ch.5: Fundamentals of Fractional N PLLs

分数 N 的基本原理

分数 N PLL 允许非整数 N 值，形式为：

$$N=N_{integer}+\frac{FNUM}{FDEN}\text{\hspace{1em}(5.1)}$$

核心优势：比较频率可提高 FDEN 倍而不改变信道间隔 → N 值减小 → 理论上改善相位噪声（约 $10\log (FDEN)$ dB）。

实现方式

通过在两个或多个 N 值之间切换（如 100, 100, 101 实现 100⅓），累加器跟踪瞬时相位误差，由补偿电路消除。

补偿方案

方案	原理	优缺点
电流补偿	向环路滤波器注入校正电流	温度稳定困难，残余杂散 $-60--80$ dBc
相位延迟补偿	在鉴相器处引入相位延迟	温度稳定性好，但可能增加相位噪声，残余杂散 $-70--90$ dBc

补偿方案残余杂散的定量对比

补偿方案	残余杂散典型值	温度敏感性	工艺敏感性	实施复杂度
电流补偿	$-60$ 至 $-80$ dBc	高（$\pm 10$ dB 变化）	高	低
相位延迟补偿	$-70$ 至 $-90$ dBc	低（$\pm 3$ dB 变化）	低	中
ΔΣ 数字补偿（无模拟）	$-75$ 至 $-100$ dBc	无（全数字）	无	中
混合补偿（模拟+数字）	$-90$ 至 $-110$ dBc	中	中	高

工程建议：

1. 温度变化 $>50°$C 的环境优先选择相位延迟补偿
2. 需残余杂散 $<-80$ dBc 时，使用 ΔΣ 数字补偿
3. 最高性能场景（$<-100$ dBc）需混合补偿，但成本显著增加

分数 N 的杂散特性

• 参考杂散偏移 FDEN 倍频率 → 环路滤波器可更有效滤波
• 分数杂散由补偿电路不完美引起，主杂散位于 F_comp/FDEN 处
• 第 k 阶分数杂散在 FNUM=k 时最严重
• 分数杂散热泄漏电流不敏感（测试至 5μA 泄漏无退化）

锁定时间特性

分数 N 可通过两种方式改善锁定时间：

1. 杂散更低 → 允许更宽的环路带宽
2. 比较频率更高 → 允许更宽的环路带宽（受限于 F_comp/5）

需注意：当比较频率超过环路带宽 100 倍以上时，Cycle Slipping 可能 延长 锁定时间。

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Ch.6: Delta Sigma Fractional N PLLs

ΔΣ 调制器阶数

传统分数 N（一阶 ΔΣ）在 2-3 值间切换；高阶 ΔΣ 在更多值间切换，将杂散能量推向高频：

ΔΣ 阶数	N 值范围	特点
1st（传统）	2 个值 (0, 1)	需模拟补偿，存在温度/工艺问题
2nd	4 个值 (-2,-1,0,1)	数字噪声整形，无模拟补偿
3rd	8 个值 (-4~+3)	更优杂散抑制
kth	$2^k$ 个值	需要环路滤波器阶数 ≥ k+1

噪声整形

ΔΣ 调制器的传递函数为：

$$Y(z)=X(z)+(1-z^{-1}{)}^n\cdot E(z)\text{\hspace{1em}(6.2)}$$

误差项为高通滤波，$n$ 阶调制器将量化噪声以 $n$ 阶推向高频，由环路滤波器滤除。但滤波器阶数必须比调制器阶数至少高 1，否则高频噪声会混叠回带内。

Dithering（抖动）

通过向 ΔΣ 序列添加随机性破坏周期性，减少亚分数杂散（sub-fractional spurs）。不同应用中效果不同：某些情况下能改善，某些情况下（如 FNUM=0）可能反而恶化。

Dithering 技术对比

技术类型	实现方式	优势	劣势	杂散改善
LFSR 加扰	线性反馈移位寄存器生成伪随机序列与 ΔΣ 输入叠加	实现简单、硬件开销小	可能存在短周期自相关、引入额外量化噪声	$5-15$ dB
确定性加扰	使用确定性的高频序列加扰	可重复性好、无自相关	复杂度高、可能在特定 FNUM 下失效	$10-20$ dB
三角波加扰	在调制器输入叠加三角波抖动	可预测性好、仿真友好	改善幅度有限	$3-8$ dB
MASH 内置	多级 ΔΣ 调制器固有 dither（高阶 MASH 的天然特性）	无需额外硬件	仅对高阶（$\ge 3$）有效	$10-15$ dB

经验选择规则：

• 低阶 ΔΣ 调制器（1st/2nd）需外部 dithering（LFSR 最常用）
• 高阶 ΔΣ 调制器（3rd/4th）的固有噪声整形充分，一般无需额外 dithering
• 窄带应用（信道间隔 $<100$ kHz）对 sub-fractional spur 敏感，dithering 效果显著

MASH vs 单环（Single-Loop）ΔΣ 调制器架构对比

ΔΣ 调制器的高阶实现主要有 MASH（Multi-stAge noise SHaping）和 单环单比特/多比特 两种架构。Banerjee Ch.6 从工程实践角度对比了两者的优劣。

MASH 架构

MASH 由多个一阶 ΔΣ 调制器级联构成，各级的量化误差传递至下一级处理，最后经过噪声消除逻辑重组：

$$Y_{MASH}(z)=X(z)+(1-z^{-1}{)}^L\cdot E_L(z)$$

其中 $L$ 为级联阶数（如 MASH 1-1-1 为三阶，$L=3$）。以 MASH 1-1-1 为例：

• 第一级：一阶 ΔΣ，输出 $Y_1(z)=X(z)+(1-z^{-1})E_1(z)$
• 第二级：对 $E_1(z)$ 做一阶 ΔΣ，$Y_2(z)=-E_1(z)+(1-z^{-1})E_2(z)$
• 第三级：对 $E_2(z)$ 做一阶 ΔΣ，$Y_3(z)=-E_2(z)+(1-z^{-1})E_3(z)$
• 噪声消除逻辑：$Y(z)=Y_1(z)+(1-z^{-1})Y_2(z)+(1-z^{-1}{)}^2{Y}_3(z)$
• 结果：$Y(z)=X(z)+(1-z^{-1}{)}^3{E}_3(z)$——三阶整形

MASH 优势：

• 无条件稳定：由一阶 ΔΣ 级联构成，每个一阶级天然稳定
• 易于扩展：级联更多级数即可提高阶数，设计复杂度线性增长
• 无 idle tone：各级量化噪声互不相关，周期性被破坏
• 数字实现简单：加法器和寄存器即可，无需模拟匹配

MASH 劣势：

• 输出范围宽（MASH 1-1-1 输出 $-4$ 至 $+3$，共 8 个值），对 PFD/CP 线性范围要求高
• 噪声泄漏：各级间的模拟增益不匹配会导致 $E_1(z)$ 分量不完整抵消，残余噪声限制可达到的噪底

#### 单环（Single-Loop）多比特架构 单环 ΔΣ 使用单个高阶环路滤波器包裹量化器，通过多比特 DAC 提高分辨率：

Y(z) = \frac{H(z)}{1+H(z)} X(z) + \frac{1}{1+H(z)} E(z)

其中 $H(z)$ 为环路滤波器传递函数。典型三阶单环的 $H(z) = \frac{z^{-1}}{1-z^{-1}} \cdot \left(k_1 + \frac{k_2}{1-z^{-1}} + \frac{k_3}{(1-z^{-1})^2}\right)$。 **单环优势**： - 相同的阶数下 **更低的本底噪声**（无 MASH 的噪声泄漏问题） - NTF 设计更灵活（可通过零/极点优化进一步降低带内噪声） - 输出范围更窄（如 3 阶单比特仅 2 个值），减轻 PFD/CP 线性要求 **单环劣势**： - **有条件稳定**：高阶单环在输入接近 0 或 1 时可能出现极限环，需额外的稳定性保护逻辑 - **IDLE tone（空闲音）**：在小信号输入（FNUM/FDEN 为简单有理数）时，单环 ΔΣ 产生周期性序列 - 设计复杂度高（需精心选择 $k_1, k_2, k_3$ 等系数） #### 定量对比 | 对比维度 | MASH 1-1-1（3阶） | 单环 3 阶（3-bit） | 单环 3 阶（1-bit） | |---------|-----------------|-----------------|-----------------| | NTF | $(1-z^{-1})^3$ | 可优化零点 | 可优化零点 | | 稳定性 | 无条件稳定 | 有条件稳定 | 有条件稳定 | | 输出值个数 | 8（$-4\!-\!+3$） | 8（0\!-\!7） | 2（$-1, +1$） | | 带内噪底（典型 @ $F_{out}$=2GHz） | $-98$ dBc/Hz | $-102$ dBc/Hz | $-95$ dBc/Hz | | Idle Tone 敏感性 | 低 | 中 | 高 | | 硬件复杂度 | 低（数字逻辑） | 中（多比特 DAC） | 低 | | 工艺/温度敏感性 | 低（全数字） | 中（DAC 匹配） | 低 | | 典型产品 | LMX2470、ADF4159 | LMX2541（片内） | ADF4106（外置） | #### 工程选择规则 1. **需要最低相噪底**（$< -100$ dBc/Hz）：选择单环多比特架构，利用 NTF 优化和低噪声泄漏 2. **需要快速锁定 + 无条件稳定**：选择 MASH 架构，可承受稍高的噪底 3. **成本/面积优先**：MASH（纯数字）优于单环多比特（需 DAC 修调） 4. **需要输出范围窄**（保护 PFD/CP 线性）：单环单比特（仅 2 个值）最佳 #### 噪声整形效率的定量对比 MASH 和单环的量化噪声功率谱密度：

S_{Q,MASH}(f) = \frac{\Delta^2}{12f_s} \cdot |1 - e^{-j2\pi f/f_s}|^{2L}

S_{Q,Single}(f) = \frac{\Delta^2}{12f_s} \cdot \left|\frac{NTF_{Single}(e^{j2\pi f/f_s})}{1}\right|

在 $f \ll f_s$ 时，MASH 近似为 $S_{Q,MASH} \approx \frac{\Delta^2}{12f_s} \cdot (2\pi f/f_s)^{2L}$；单环可通过 NTF 零点优化在特定频段获得额外 $5\!-\!10$ dB 抑制。 **环路带宽内的总噪声功率**：

\sigma_{Q,\Delta\Sigma}^2 = \int_{-F_c}^{F_c} S_Q(f) \cdot |H_{PLL}(f)|^2 , df

对于典型设计（$F_c \ll f_s$），MASH 的总带内量化噪声比同阶单环高约 $3\!-\!6$ dB（因 NTF 不可优化）。 ### ΔΣ 阶数与环路滤波器阶数的匹配约束 ΔΣ 调制器的阶数 $n$ 和环路滤波器阶数 $m$ 需满足：

m \geq n + 1

该约束的物理根源：ΔΣ 调制器将量化噪声以 $n$ 阶高通整形（$|1-z^{-1}|^n$），高频噪声量随频率以 $+20n$ dB/dec 增长。环路滤波器必须提供足够的带外衰减（$m+1$ 个积分/极点阶数，含 CP 的积分器）来抑制这些高频噪声，防止其混叠回带内。 **若不满足该约束的后果**： - $m < n+1$：高频量化噪声未被充分抑制，在环路带宽边缘出现 **噪声折叠（noise folding）**，导致带内相位噪声显著抬高 - $m = n$：带内相噪恶化 $10\!-\!20$ dB - $m = n-1$：系统可能无法锁定 | ΔΣ 阶数 | 所需最低滤波器阶数 | 常用组合 | |---------|-----------------|---------| | 1st | 2nd（被动二阶或更高） | 二阶被动滤波器 | | 2nd | 3rd | 三阶被动或有源滤波器 | | 3rd | 4th | 四阶被动或有源滤波器 | | 4th | 5th（需有源或极高阶被动） | 实际中极少使用 | #### ΔΣ 量化噪声折叠效应的定量分析 当 ΔΣ 调制器的高阶整形噪声未被环路滤波器充分抑制时，会通过 **噪声折叠（Noise Folding）** 机制混叠回带内，显著抬高本底噪声。这是分数 N PLL 设计中需要重点关注的现象。 **折叠机制的数学描述**： ΔΣ 调制器输出是一个离散时间序列，其量化噪声 $S_Q(f)$ 在频域以 $F_{comp}$ 为周期重复。经过 PFD/CP 的采样效应后，高频量化噪声被折叠到 $[-F_{comp}/2, +F_{comp}/2]$ 基带内：

S_{folded}(f) = \sum_{k=-\infty}^{\infty} S_Q(f + k \cdot F_{comp}) \cdot |H_{fold,k}(f)|

其中 $H_{fold,k}(f)$ 为第 $k$ 次混叠分量的传递函数。实际中主导贡献来自 $k = \pm 1$（最近邻混叠）：

S_{folded}(f) \approx S_Q(f) + S_Q(f + F_{comp}) + S_Q(f - F_{comp})

**折叠发生的条件**： 当 $F_{comp} < 2 \cdot f_{max,noise}$ 时发生折叠，其中 $f_{max,noise}$ 为 ΔΣ 量化噪声能量显著（高于噪底 10 dB）的最高频率。对于 $n$ 阶 ΔΣ 调制器：

f_{max,noise} \approx \frac{F_{comp}}{\pi} \cdot \left(\frac{12 \cdot \sigma_Q^2}{\Delta^2}\right)^{1/(2n)}

$$\ast \ast 折叠对带内噪底的定量贡献\ast \ast （关键公式）：$$

\Delta_{noise,fold} \approx 10\log\left[\frac{\Delta^2}{12} \cdot \sum_{k} \left(\frac{F_{comp}}{\pi F_c}\right)^{2n} \cdot \frac{1}{(k+1)^{2n}} \cdot \left|\frac{1}{1 + (kF_{comp}/F_c)^{2m+2}}\right|^2\right]

其中 $m$ 为滤波器阶数，$n$ 为 ΔΣ 阶数，$\Delta$ 为量化步长。 **实际工程估算**：当 $F_{comp} > 5 \cdot \omega_c/(2\pi) \cdot 2^n$ 时折叠可忽略。 **不同阶数组合的折叠噪底估算表**（$F_{out}=2$GHz, $F_{comp}=50$MHz, $F_c=100$kHz）： | ΔΣ 阶数 $n$ | 滤波器阶数 $m$ | $F_{comp}/F_c$ | 折叠噪声贡献 | 带内噪底（含折叠） | 是否可接受 | |------------|--------------|--------------|------------|---------------|---------| | 2 | 3（满足 $m=n+1$） | 500 | $< -110$ dBc/Hz | $-100$ dBc/Hz（PFD 主导） | ✅ 可忽略 | | 2 | 2（$m=n$） | 500 | $-100$ dBc/Hz | $-96$ dBc/Hz | ⚠️ 需确认 | | 3 | 3（$m=n$） | 500 | $-95$ dBc/Hz | $-93$ dBc/Hz | ⚠️ 需关注 | | 3 | 2（$m=n-1$） | 500 | $-85$ dBc/Hz | $-84$ dBc/Hz | ❌ 不可接受 | | 2 | 1（$m=n-1$） | 500 | $-70$ dBc/Hz | $-70$ dBc/Hz | ❌ 不可接受 | **噪声折叠的工程规避策略**： 1. **滤波器阶数满足 $m \geq n+1$ 约束**：这是最根本的解决方法，确保环路滤波器提供足够的带外衰减 2. **增大 $F_{comp}$**：提高 $F_{comp}/F_c$ 比率，使用分数 N 架构的优势 3. **增加 ΔΣ 阶数的高频衰减**：在 ΔΣ 输出级加高频滤波器（如额外一阶 RC 滤波器） 4. **使用多比特 ΔΣ 调制器**：降低 $\Delta$ 值，从根本上减少量化噪声能量 **折叠噪底快速诊断**： 若测试 PLL 的带内噪底在 $F_{out}/2$ 处出现周期性抬高（变化规律为 $\Delta f \approx F_{comp} - k \cdot F_{out}$），且抬高幅度随 $F_{comp}$ 增加而降低，则提示存在显著的 ΔΣ 噪声折叠效应。 --- ### ΔΣ 调制器阶数选择的系统化设计向导 ΔΣ 调制器的阶数选择直接影响 PLL 的带内相位噪声、分数杂散性能和系统稳定性。以下是基于应用指标的阶数选择框架。 #### 设计输入参数到阶数映射 | 关键指标 | 一阶 ΔΣ | 二阶 ΔΣ | 三阶 MASH | 三阶单环 | 四阶 MASH | |---------|--------|---------|----------|---------|---------| | 带内相噪恶化（@10kHz） | $+3\!-\!8$ dB | $+1\!-\!3$ dB | $< 1$ dB | $< 1$ dB | $< 0.5$ dB | | 分数杂散抑制 | 差（$-45$ dBc） | 中（$-65$ dBc） | 好（$-80$ dBc） | 中（$-70$ dBc） | 优（$-90$ dBc） | | 稳定性 | 无条件稳定 | 条件稳定（需 $\gamma>0.2$） | **无条件稳定** | 条件稳定（需 STF 补偿） | **无条件稳定** | | 最小 $F_{comp}/F_c$ 要求 | $> 5$ | $> 10$ | $> 20$ | $> 15$ | $> 30$ | | 锁定时间影响 | 最小 | 小 | 较小 | 小 | 中（噪声瞬态长） | | 环路滤波器最低阶数 | 2nd | 3rd | 4th | 4th | 5th（理论上） | | Dither 必要性 | 必须 | 推荐 | 可选（低阶时建议） | 推荐 | 几乎不需要 | #### 决策流程 ``` 开始 → 输入目标指标（相噪、杂散、锁定时间） │ ├── 目标带内相噪 $< -100$ dBc/Hz？ │ ├── 是 → ΔΣ 阶数 ≥ 3（三阶 MASH 或四阶） │ └── 否 → 检查分数杂散要求 │ ├── 分数杂散要求 $< -70$ dBc？ │ ├── 是 → ΔΣ 阶数 ≥ 3（推荐三阶 MASH） │ └── 否 → 二阶 ΔΣ + dither 可能足够 │ ├── $F_{comp}/F_c < 10$？（低成本设计中带宽接近比较频率） │ ├── 是 → 优先选择一阶或二阶 ΔΣ（高阶 ΔΣ 的噪声折叠更严重） │ └── 否 → 阶数可放宽到 3-4 │ ├── 环路滤波器阶数受限（如 $\leq$ 3rd）？ │ ├── 是 → ΔΣ 阶数 $\leq$ 2（滤波器阶数 $\geq$ ΔΣ 阶数 + 1） │ └── 否 → 阶数可放宽 │ └── 最终选择 → 验证空闲音 + 噪声折叠 + 稳定性 ``` #### 各阶 ΔΣ 的 SQNR 与 OSR 定量表

SQNR \approx 6.02 \cdot (n + 0.5) + 10\log(2n+1) - 10\log(\pi^{2n}) + (2n+1) \cdot 10\log(OSR) \quad [\text{dB}]

其中 $n$ 为 ΔΣ 阶数，$OSR = F_{comp} / (2 \cdot BW_{PLL})$ 为过采样率。 | 阶数 $n$ | SQNR @ OSR=50 | SQNR @ OSR=100 | SQNR @ OSR=200 | 零输入稳定性 | 空闲音敏感性 | |---------|-------------|--------------|--------------|-----------|----------| | 1st | $\sim 55$ dB | $\sim 65$ dB | $\sim 75$ dB | 无条件稳定 | **非常高** | | 2nd | $\sim 75$ dB | $\sim 90$ dB | $\sim 105$ dB | 小信号稳定 | 高 | | 3rd MASH | $\sim 95$ dB | $\sim 115$ dB | $\sim 135$ dB | **无条件稳定** | 低 | | 3rd 单环 | $\sim 100$ dB | $\sim 120$ dB | $\sim 140$ dB | 需 STF 设计 | 中 | | 4th MASH | $\sim 115$ dB | $\sim 140$ dB | $\sim 165$ dB | **无条件稳定** | **极低** | **设计建议**： 1. **对空闲音敏感的应用（GSM/窄带通信）**：优先选择三阶 MASH + 可选 LFSR dither 2. **对功耗敏感的应用（IoT/可穿戴）**：二阶 ΔΣ（功耗 $\sim 30\%$ 低于三阶）+ 强制 dither 3. **对杂散要求极为严格的应用（基站/测试设备）**：四阶 MASH（空闲音 $< -95$ dBc，几乎无需 dither） 4. **带内相噪为主的设计**：选择高 $K_\phi$ + 二阶 ΔΣ 可能比高阶 ΔΣ 更优（避免噪声折叠代价） 5. **分数 N + 宽带宽设计（$F_{comp}/F_c < 10$）**：一阶或二阶 ΔΣ 配合仔细的噪声折叠分析 --- ### ΔΣ 调制器空闲音（Idle Tone）与极限环分析 空闲音是 ΔΣ 分数 N PLL 在小信号输入（即 FNUM/FDEN 为简单有理数）时，调制器输出序列中出现周期性模式，在 PLL 输出端产生离散杂散的现象。这是 ΔΣ 调制器区别于理想噪声整形模型的关键非理想性。 #### 空闲音产生的物理机制 当 ΔΣ 调制器的输入 $X = FNUM/FDEN$ 为有理数 $m/n$（$m,n$ 为小整数）时，调制器的状态机陷入周期轨道：

Y[k + n] = Y[k] \quad \Rightarrow \quad f_{tone} = \frac{F_{comp}}{n}

$$\ast \ast 空闲音频率预测公式\ast \ast ：$$

f_{tone} = \frac{F_{comp}}{n} \cdot \left| n \cdot \frac{FNUM}{FDEN} - m \right|, \quad m = \left\lfloor n \cdot \frac{FNUM}{FDEN} \right\rfloor

其中 $n$ 为周期长度，$m$ 为整数部分。对于一阶 ΔΣ：$n = FDEN$（最坏情况）；对于高阶 ΔΣ：$n$ 取决于调制器状态机的具体递归路径。 #### 各阶 ΔΣ 的空闲音特性对比 | 参数 | 一阶 ΔΣ | 二阶 ΔΣ | 三阶 MASH | 三阶单环 | 四阶 MASH | |------|--------|---------|----------|---------|---------| | 空闲音产生频率数 | 很多（~0.5FNUM%） | 中等（~0.1FNUM%） | 很少（~0.01FNUM%） | 较多（~0.05FNUM%） | 极少（~0.001FNUM%） | | 最大空闲音幅度 | $-50$ dBc | $-65$ dBc | $-85$ dBc | $-75$ dBc | $-95$ dBc | | 空闲音频率范围 | $F_{comp}/FDEN \!-\! F_{comp}/2$ | 集中在低频段 | 无规律 | 集中在 $F_{comp}/4$ 附近 | 极罕见 | | Dithering 效果 | 显著改善 $15\!-\!25$ dB | 改善 $10\!-\!15$ dB | $< 5$ dB | 改善 $5\!-\!10$ dB | 几乎无改善 | | 最差 FNUM | 所有 FNUM | FNUM=FDEN/2 | FNUM=0 或 1 | FNUM 接近 0 或 1 | FNUM=0 | #### 空闲音幅度的定量估算 空闲音的幅度取决于 ΔΣ 调制器中周期性序列的 **占空比** 和 **序列长度**：

Spur_{idle} \approx 20\log\left(\frac{2 \cdot \Delta N \cdot D_{cycle}}{n} \cdot |H_{LF}(f_{tone})| \cdot \frac{K_{vco}}{f_{tone}}\right) \quad [\text{dBc}]

其中 $\Delta N$ 为调制器输出变化范围，$D_{cycle}$ 为周期序列的占空比偏差，$n$ 为周期长度。 **关键规律**： 1. 周期 $n$ 越长 → 空闲音幅度越低（$\propto 1/n$） 2. 占空比 $D_{cycle}$ 越接近 50% → 空闲音幅度越低 3. $f_{tone}$ 越低 → 被环路滤波器衰减越少 → 空闲音幅度越高 #### 最坏情况空闲音估算表（$F_{out}=2$GHz, $F_{comp}=50$MHz, $F_c=100$kHz, 无 dither） | FNUM/FDEN | 周期 $n$ | $f_{tone}$ | 三阶 MASH $Spur$ | 三阶单环 $Spur$ | 建议 | |----------|---------|-----------|----------------|----------------|------| | 0（整数边界） | 1 | $F_{comp}$（参考杂散） | $-50$ dBc | $-50$ dBc | 必须使用 dither | | 1/2 | 2 | $F_{comp}/2$ | $-75$ dBc | $-65$ dBc | 三阶 MASH 可接受 | | 1/3 | 3 | $F_{comp}/3$ | $-80$ dBc | $-70$ dBc | 两者均可 | | 1/4 | 4 | $F_{comp}/4$ | $-83$ dBc | $-72$ dBc | 三阶 MASH 优秀 | | 1/8 | 8 | $F_{comp}/8$ | $-90$ dBc | $-78$ dBc | MASH 无需 dither | | 1/16 | 16 | $F_{comp}/16$ | $-95$ dBc | $-85$ dBc | 推荐不使用 dither | | $\ll 1$（小信号） | 大（$\sim FDEN$） | 低频 | $-85$ dBc | $-75$ dBc | 需 dither 或增大 FDEN | #### 极限环（Limit Cycle）分析 **单环 ΔΣ 的极限环**：高阶单环调制器在输入接近 0 或 1（即 $\text{FNUM} \approx 0$ 或 $\text{FNUM} \approx \text{FDEN}$）时，NTF 的极点可能移到单位圆外，导致调制器输出进入极限环——表现为低频大幅振荡。 **极限环检测条件**：

\text{Limit Cycle if } \max_k \left| \frac{1}{1 - \sum_{i=1}^n a_i z^{-i}} \right| > 1 \text{ for some } |z|=1

其中 $a_i$ 为环路滤波器系数。 **极限环的工程规避**： 1. **避免 FNUM=0 或 1**：在整数边界操作时强制插入 dither 2. **调制器初始化**：上电时将调制器状态寄存器设置为非零初值 3. **稳定性保护**：在调制器输出加入限幅器，防止状态变量饱和 4. **FNUM 偏移**：在 FNUM 接近 0 时叠加一个小偏移量 $\epsilon$（$\epsilon \approx \text{FDEN}/100$），使调制器远离零输入点 **工程规则**： 1. 对空闲音敏感的应用（如 GSM/窄带通信），优先选择 MASH 架构 + LFSR dither 2. 三阶或以上的 MASH，其空闲音已低于 $-85$ dBc，通常无需额外 dither 3. 单环 ΔΣ 在 $\text{FNUM/FDEN} < 0.01$ 或 $> 0.99$ 时必须使用 dither 4. 空闲音对温度不敏感（$< 2$ dB 变化），无需温度补偿 --- ## ΔΣ 分数 N PLL 的时域仿真方法 分数 N PLL 的时域仿真比整数 N 更为复杂，主要挑战包括：（1）ΔΣ 调制器的开关周期为 $FDEN/F_{comp}$，远长于参考周期；（2）量化噪声的折叠效应需要足够多的边带；（3）空闲音（Idle Tone）的仿真观测需要精细的频率分辨率。以下是系统化的仿真设置和方法。 ### PSS 设置（分数 N 的特殊性） #### 分数 N 与整数 N 的 PSS 差异 | 参数 | 整数 N | 分数 N | 原因 | |------|-------|-------|------| | $f_{beat}$ | $F_{comp}$ | $F_{comp}/FDEN$ | 分数分频器输出周期 = $FDEN/F_{comp}$ | | $N_{harm}$ | $15\!-\!25$ | $50\!-\!100$ | 需包含 N-divider 输出的各次谐波 | | `tstab` | $200/F_c$ | $500/F_c$ 或 $(FDEN \cdot N_{avg})/K_{vco}$ | ΔΣ 切换噪声需要更长时间稳定 | | PSS 算法 | `homotopy=none` | `homotopy=gear` | 分数 N PLL 的稳态更难收敛 | **关键规则**：当 $FDEN$ 很大（$> 100$）时，$f_{beat}$ 可能低至几十 kHz，导致 PSS 需要分析数百万个周期。此时应使用 **PLL 相域宏模型** 替代全电路 PSS。 ### ΔΣ 调制器的时域仿真建模 #### 行为级 ΔΣ 模型（Verilog-A） 用于快速仿真的 ΔΣ 调制器 Verilog-A 行为模型，避免编译每个逻辑门： ```verilog-a // ΔΣ MASH 1-1-1 调制器 Verilog-A 行为模型 // 可用于快速 PLL 时域仿真 module mash_dsm (clk, rst, fn, fd, dout); input clk, rst; input [15:0] fn, fd; // FNUM, FDEN output [2:0] dout; // 分频器控制码 ±1,0 electrical clk, rst; electrical [15:0] fn, fd; electrical [2:0] dout; integer acc1, acc2, acc3; // 三阶累加器 integer sum1, sum2, sum3; integer carry1, carry2, carry3; analog begin @(cross(V(clk) - Vdd/2, 1)) begin // 第一级 sum1 = acc1 + $fn; carry1 = sum1 >= $fd ? 1 : 0; acc1 = sum1 - (carry1 * $fd); // 第二级 sum2 = acc2 + carry1 + (-acc1); carry2 = sum2 >= $fd ? 1 : 0; acc2 = sum2 - (carry2 * $fd); // 第三级 sum3 = acc3 + carry2 + (-acc2); carry3 = sum3 >= $fd ? 1 : 0; acc3 = sum3 - (carry3 * $fd); // 输出：三阶微分输出 V(dout) <+ (carry1 + carry2 + carry3) * Vdd; end @(cross(V(rst) - Vdd/2, 1)) acc1 = 0; acc2 = 0; acc3 = 0; end endmodule ``` #### ΔΣ 量化噪声的时域观测 在瞬态仿真中直接观测 ΔΣ 调制器输出的频谱，评估其噪声整形效果： ```python # Python：从 ΔΣ 输出序列提取噪声谱 import numpy as np import matplotlib.pyplot as plt def analyze_dsm_noise(dsm_seq, Fcomp, FDEN, fmax=None): """ 分析 ΔΣ 调制器输出序列的量化噪声谱 Parameters: - dsm_seq: ΔΣ 输出整数序列（-1, 0, +1 等） - Fcomp: 比较频率 (Hz) - FDEN: 分数分母 - fmax: 最大分析频率 """ N = len(dsm_seq) fs = Fcomp # 采样率 = 比较频率 # FFT 分析 win = np.hanning(N) spectrum = np.fft.fft(dsm_seq * win) freq = np.fft.fftfreq(N, 1/fs) # 功率谱密度 (dBc/Hz) psd = 20 * np.log10(np.abs(spectrum) / N + 1e-20) # 理论噪声整形曲线（三阶 MASH：+60 dB/decade） f_pos = freq[1:int(N/2)] theory_noise = -60 * np.log10(f_pos / (Fcomp/2)) + psd[1] # 检查空闲音 # 空闲音出现在特定分数偏移频率处 idle_tones = [] for k in range(1, min(10, FDEN//2)): f_tone = Fcomp * k / FDEN idx_tone = np.argmin(np.abs(freq - f_tone)) if idx_tone > 0 and idx_tone < len(psd): idle_tones.append((f_tone, psd[idx_tone])) return freq, psd, idle_tones, theory_noise ``` ### 分数 N PLL 瞬态仿真设置 #### 瞬态仿真参数 | 参数 | 推荐值（整数 N） | 推荐值（分数 N） | 原因 | |------|---------------|----------------|------| | `tstop` | $2000/F_c$ | $5000/F_c$ | 分数 N 需更长时间稳定 | | `maxstep`（捕获期） | $1/(50 \cdot F_{out})$ | $1/(50 \cdot F_{out})$ | VCO 周期捕获相同 | | `maxstep`（跟踪期） | $1/(20 \cdot F_{comp})$ | $1/(20 \cdot F_{comp})$ | 参考周期交互相同 | | FFT 点数（$V_{tune}$ 分析） | 1024 | $4\times FDEN$（≥ 4096） | 需覆盖分数周期分辨率 | | 周期跳变（Cycle Skip）观测 | 可选 | **必须** | ΔΣ 调制器导致更多瞬态事件 | #### 仿真加速策略 分数 N PLL 仿真可能比整数 N 慢 $5\!-\!10$ 倍。以下策略可有效加速： **策略１：渐进式 N 值建模** ``` Phase 1: 连续时间近似（最快，精度最低） 将 ΔΣ 输出视为连续的分数 N 值，忽略开关瞬态 适用：锁定时间粗略估算、环路稳定性初判 ↓ Phase 2: ΔΣ 行为模型（中速，精度中） 使用 Verilog-A ΔΣ 行为模型，3 级量化输出 适用：锁定时间精确验证、Vtune 杂散评估 ↓ Phase 3: 全数字 ΔΣ 网表（最慢，精度最高） 使用标准单元综合后的数字 ΔΣ 网表 适用：最终签核、空闲音验证 ``` **策略２：$F_{beat}$ 变通处理** 当 PSS 因 $FDEN$ 过大而不收敛时，使用**采样数据模型**代替周期性稳态分析： ```ocn ; 采样数据分析法（替代 PSS） ; 对瞬态仿真得到的 N-divider 输出进行采样数据分析 % 瞬态仿真 vtune = v("/vtune" ?result "tran") t = vtune::time % 按参考周期采样 Vtune comp_edges = find(clk_out > Vdd/2 ① and clk_out[0:-2] < Vdd/2) sample_times = t[comp_edges] vtune_sampled = vtune[sample_times] % 分析 Vtune 的离散时间序列 % 分数杂散出现在特定分数频率处 ``` ### 量化噪声折叠效应的仿真验证 ΔΣ 调制器的量化噪声在 PLL 带宽内会因环路滤波器的非理想特性而折叠。 #### 噪声折叠的 PNOISE 验证 ```spectre // 分数 N PLL 的 PNOISE 设置（含量化噪声折叠） pnoise \ start=1k \ stop=100M \ \% 分数 N 必须增大边带数以捕获折叠噪声 maxsideband=40 \ \% 噪底扫描 sweep=relative_harmonics \ relharmnum=list(1 2 3) \ \% 噪声贡献分解 noise_contributions=[ IN.div_quant % ΔΣ 量化噪声（需定义为噪声源） IP.pfd_device % PFD/CP 噪声 V1.vco_device % VCO 噪声 ] ``` #### ΔΣ 量化噪声的等效注入 在行为级仿真中，将 ΔΣ 量化噪声等效为注入到分频器输入的相位噪声： ```verilog-a // ΔΣ 量化噪声注入模块（行为级） module quant_noise_inject(clk, n_div_out); input clk; output n_div_out; electrical clk, n_div_out; parameter real FDEN = 128.0; parameter real order = 3.0; % ΔΣ 阶数 real phase_noise_power; analog begin // ΔΣ 量化噪声模型（相位域） // S_phi(f) = (2*pi)^2/(12*FDEN^2) * |1 - z^(-1)|^(2*order) // 等效为注入到分频器的相位噪声 phase_noise_power = (4 * `P_T) / (12 * FDEN * FDEN); @(cross(V(clk) - Vdd/2, 1)) begin // 在分频器输出边沿注入量化噪声 V(n_div_out) <+ Vdd/2 + Vdd/2 * sin(white_noise(phase_noise_power, "quant")); end end endmodule ``` ### 空闲音（Idle Tone）的仿真检测 #### 空闲音的仿真观测设置 | 参数 | 推荐值 | 说明 | |------|-------|------| | 仿真总时间 | $\geq FDEN / F_{comp} \times 100$ | 至少 100 个分数周期，确保频率分辨率 $< F_{comp}/(100 \cdot FDEN)$ | | $V_{tune}$ 采集窗口 | 锁定后的 $FDEN/F_{comp} \times 10$ | 窗口长度决定了 FFT 频率分辨率 | | FFT 窗函数 | Hanning 或 Blackman-Harris | 矩形窗会导致频谱泄漏，掩盖弱空闲音 | | 空闲音检测阈值 | $> -90$ dBc（MASH），$> -70$ dBc（单环） | MASH 比单环低 $5\!-\!15$ dB | #### Python 自动化空闲音检测 ```python # 空闲音自动检测脚本 import numpy as np def detect_idle_tones(vtune_signal, fs, Fcomp, FDEN, threshold_dB=-90): """ 从 Vtune 波形中自动检测空闲音 Returns: - tone_list: [(频率, 幅度_dBc), ...] - worst_tone: (频率, 幅度_dBc) 最空闲音 """ N = len(vtune_signal) # 去除 DC 分量 vtune_ac = vtune_signal - np.mean(vtune_signal) # Hanning 窗 window = np.hanning(N) spectrum = np.fft.fft(vtune_ac * window) psd = 20 * np.log10(np.abs(spectrum[:N//2]) / N + 1e-20) freq = np.fft.fftfreq(N, 1/fs)[:N//2] # 归一化到载波 carrier_idx = np.argmax(psd) psd_dbc = psd - psd[carrier_idx] # 搜索空闲音候选（在分数偏移频率处） tone_list = [] for k in range(1, FDEN//2 + 1): f_tone = Fcomp * k / FDEN if f_tone > fs/2: break idx = np.argmin(np.abs(freq - f_tone)) # 局部峰值检测 if idx > 1 and idx < len(psd_dbc) - 1: if psd_dbc[idx] > psd_dbc[idx-1] and psd_dbc[idx] > psd_dbc[idx+1]: if psd_dbc[idx] > threshold_dB: tone_list.append((freq[idx], psd_dbc[idx])) # 最空闲音 worst_tone = max(tone_list, key=lambda x: x[1]) if tone_list else None return tone_list, worst_tone ``` ### 分数 N PLL 仿真验证检查清单 | 检查项 | 指标 | 验证方法 | |-------|------|--------| | ΔΣ 噪声整形斜率 | 三阶 MASH：$+60$ dB/decade | PNOISE 仿真 vs 理论 $|1-z^{-1}|^3$ | | 折叠噪声 | 带宽内增量 $< 5$ dB | 对比 PNOISE 带 $N_{sidebands}=10$ vs $=40$ 的结果 | | 空闲音检测 | MASH $< -85$ dBc，单环 $< -65$ dBc | 时域 FFT 分析 + 阈值检测 | | 锁定时间（分数 N vs 整数 N） | 增量 $< 20\%$ | 同一 PLL 的分数 N vs 整数 N 瞬态仿真 | | 分数杂散（最坏 FNUM） | $< -60$ dBc | $FNUM=FDEN/4$ 附近的 FFT 分析 | | 噪声本底（带外） | $< -120$ dBc/Hz（@$F_{out}$） | PNOISE 仿真 | --- ## 与现有知识的联系 - [[PLL频率合成器]] — 分数-N 与整数-N 的对比架构，本文提供 Banerjee 的具体实现细节 - [[数字CMOS PLL架构与TDC-DCO设计]] — 与数字 PLL 中分频器架构互补 - [[Dean Banerjee PLL Performance Simulation and Design 深度解析]] — 来源页 - [[PLL异常锁定现象]] — 非法分频比可能导致错误锁定 --- ## 关键公式 | 概念 | 公式 | 编号 | |------|------|------| | 双模预分频 N | $N = P \cdot b + a$ | (4.1) | | 四模预分频 N | $N = P \cdot c + 4 \cdot b + a$ | (4.4) | | 分数 N 值 | $N = N_{integer} + \frac{FNUM}{FDEN}$ | (5.1) | | ΔΣ 调制器传递函数 | $Y(z) = X(z) + (1 - z^{-1})^n \cdot E(z)$ | (6.2) | --- ## 参考文献 - Banerjee, D. (2006). *PLL Performance, Simulation, and Design* (4th ed.), Ch.4-6. - Best, R. E. (1995). *Phase-Locked Loops* (3rd ed.). McGraw-Hill. - Connexant. *Delta Sigma Fractional N Synthesizers Enable Low Cost, Low Power, Frequency Agile Software Radio*.