Song CS-Integrator Hybrid PLL 分析 深度解析

Jingrun Song, Xinyu Yang 等人（UESTC + 澳门大学 Pui-In Mak/Jun Yin 组）首次对 charge-sharing (CS) integrator-based HPLL 进行全面理论分析，包括事件驱动行为建模、离散时间 z 域噪声模型（考虑 multi-rate + hybrid control）和非线性杂散解析预测。

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基本信息

属性	值
标题	Analyses Concerning the Phase Noise and Nonlinear Behavior of the CS Integrator-Based Hybrid PLL
作者	J. Song, X. Yang, J. Liu, Y. Liu, Z. Zhu, Z. Han, Z. Zhang, J. Liu, H. Zhang, J. Yin, P.-I. Mak, S. Yang
期刊	IEEE TCAS-I, Vol.72, No.7, July 2025
性质	理论分析（无芯片实现）
核心贡献	CS-integrator HPLL 行为模型 + 噪声模型 + 非线性杂散预测
精度	积分 jitter 误差 <5 fs, 杂散位置误差 <4%, 幅度误差 <5 dBc

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vs 已有来源定位

维度	Razavi Ch.10 DPLL	Ferriss 2014 HPLL	Song 2025 CS-HPLL
性质	教科书理论	芯片设计	理论分析（首次 CS-HPLL 系统分析）
积分器	数字累加器	BBPD + 数字积分	CS 积分器（$C_1$-$C_2$ 电荷再分配）
噪声分析	DPLL z 域	连续时间 TF	离散时间 z 域 + multi-rate
非线性	BBPD limit cycle	无专门分析	CS 充电/放电非线性 → 杂散解析预测

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§I. CS-Integrator HPLL 架构

架构概述

• BBPD 产生 1-bit 数字控制信号 $PD[k]$
• P-path（数字）：$PD[k]$ 直接用作比例响应 → DCO 码字
• I-path（模拟）：$PD[k]$ → $V_{PD}[k]$ → CS 积分器（$C_1$ 采样 + $C_2$ 积分）→ DCO 模拟控制

双时钟域

• 慢时钟域（$k$）：同步于参考时钟 REF
• 快时钟域（$h$）：同步于 DCO 输出
• CS-HPLL 的 multi-rate 本质 → 传统单速率分析不适用

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§II. 事件驱动行为建模

BBPD 输入时间差

$$\Delta t[k]=-\{{\tau }_{REF}[k-1]-{\tau }_{DIV}[k-1]\}$$

其中 ${\tau }_{REF}$ 和 ${\tau }_{DIV}$ 分别为 BBPD 输入脉冲后沿到下一个 REF/DIV 上升沿的时间差。

BBPD 量化

$$PD[k]=\text{sgn}(\Delta t[k])=\{\begin{array}{ll}0,& \Delta t[k]<0\\ 1,& \Delta t[k]\ge 0\end{array}$$

CS 积分器电荷守恒

$$C_1{V}_{PD}[k]+C_2{V}_C[k-1]=(C_1+C_2)V_C[k]$$

离散时间迭代方程：

$$V_C[k]=\frac{C_1}{C_1+C_2}{V}_{PD}[k]+\frac{C_2}{C_1+C_2}{V}_C[k-1]$$

• RC 时间常数 $\ll$ 参考周期 → 电荷再分配瞬时可完成
• $C_2/C_1$ 比值决定积分细调粒度

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§III. 离散时间 z 域噪声模型

Multi-Rate 考虑

• P-path 在 REF 速率下运行
• I-path 的 CS 积分器涉及 REF→DCO 跨域信号
• 噪声模型须同时考虑两个时钟域的采样效应

”Dominant Reference Noise” vs “Dominant DCO Noise”

两种典型工作条件下的噪声分析：

• 参考噪声主导 → PN PSD 由 P-path 噪声 TF 决定
• DCO 噪声主导 → PN PSD 由 I-path 反馈抑制效果决定

模型精度：积分 jitter 与电路仿真差异 <5 fs

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§IV. CS 积分器非线性分析

非线性机制

• 电容 $C_1$ 的充电/放电过程非线性（RC 充电指数特性）
• CS-HPLL 的 hybrid control pattern 引入额外非线性（数字→模拟信号转换）
• 非线性 → 周期性调制 → 杂散 tone

非线性杂散解析预测

• 预测杂散位置的相对偏移频率误差 <4%
• 预测杂散相对幅度误差 <5 dBc
• 考虑分数-N 扩展：非线性与 $\Delta \Sigma$ 量化噪声互调 → 增强分数杂散

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关键贡献总结

1. 首次系统分析 CS-integrator HPLL 的噪声和非线性行为
2. 事件驱动行为模型：精确模拟 piecewise-linear DCO 频率调制
3. Multi-rate z 域噪声模型：考虑双时钟域 + hybrid control
4. 非线性杂散解析预测：位置和幅度误差分别 <4% 和 <5 dBc
5. 加速 CS-HPLL 设计空间探索，无需全晶体管仿真

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双向链接

概念页：

• Hybrid PLL架构与技术 — §3.4 (CS integrator)
• 相位噪声对PLL影响 — 噪声 PSD 分析
• 数字CMOS PLL架构与TDC-DCO设计 — DPLL 量化噪声对照

其他来源：

• Zhu Time-Based Integral Control PLL 深度解析 — 另一种替代积分器方案（ROI）
• Ferriss IBM 20-28GHz Dual-Path PLL 深度解析 — HPLL 架构先驱
• 清华 CP-less Hybrid PLL 与 BLE TX 深度解析 — CP-less HPLL 设计实践