Hwang KAIST 2022 JSSC PDS-ΔΣM Fractional-N DPLL 深度解析

Chanwoong Hwang、Hangi Park、Yongsun Lee、Taeho Seong、Jaehyouk Choi（KAIST）在 IEEE JSSC 2022 上提出了基于环形 DCO 的分数-N DPLL，针对 5G 应用。关键创新：（1）概率密度整形 ΔΣ 调制器（PDS-ΔΣM），利用抖动量化定理设计 3URN 抖动 → 输出码具有 时不变 PDF → 对任意无记忆 DTC 非线性免疫杂散，同时通过 3URN 提供对环路电路非线性（NL_OC）的三阶免疫；（2）DTC 二阶/三阶非线性消除（DST-NLC），基于 LMS 算法消除 DTC INL 的低阶主导项 → RMS jitter 从 455fs 降至 365fs，分数杂散降至 −63 dBc。

基本信息

属性	值
标题	A Low-Jitter and Low-Fractional-Spur Ring-DCO-Based Fractional-N Digital PLL Using a DTC’s Second-/Third-Order Nonlinearity Cancellation and a Probability-Density-Shaping ΔΣM
作者	C. Hwang, H. Park, Y. Lee, T. Seong, J. Choi
机构	KAIST（韩国科学技术院）/ UNIST / Samsung Electronics
期刊	IEEE Journal of Solid-State Circuits, Vol.57, No.9, September 2022
工艺	65 nm CMOS
面积	0.146 mm²
频率	5.2–6.0 GHz（分数-N）
分辨率	3.1 kHz
功耗	9.27 mW @1.2 V
Jitter	365 fs RMS（10 kHz–30 MHz）
分数杂散	< −63 dBc（最差情况）
参考杂散	−77 dBc
IPN	−41.3 dBc

vs 已有来源定位

维度	TIPM DPLL [12]	SR [14]	MASH1-1 + 增益校准	本文 PDS-ΔΣM + DST-NLC
杂散抑制对象	仅对 NL_DTC 免疫	对 NL_OC 至 3 阶免疫	仅增益校准	对 NL_DTC 任意阶免疫 + 对 NL_OC 至 3 阶免疫
输出码 PDF	时不变（均匀）	时变	时变（MASH1-1 三角）	时不变（均匀）+ 四轨分布
杂散抑制机理	时不变 PDF → 期望值恒定	多级 1-bit 再量化 + 统计抖动	LMS 增益校准	3URN 抖动量化定理 + 时不变 PDF 分裂
硬件复杂度	低	高（10x MASH1）	低	低（MASH1-1 + 2URN + TIPM）
Jitter 改善	无直接改善（仅扩散杂散能量）	无直接改善	中等	减小 RMS jitter（DST-NLC 消除 Q-noise 残留）

§I. 引言：分数-N RO-DPLL 的挑战

5G 需求背景

5G FR1/FR2 需要大量本振信号发生器 → 紧凑型 RO-DPLL 替代体积大的 LC-PLL 可显著减少芯片面积和制造成本。

核心矛盾

为抑制 RO 抖动 → 需宽环路带宽
但分数-N 架构中 ΔΣM 量化噪声（Q-noise）为高通整形 → 宽带宽会纳入带外 Q-noise
常规方案：DTC 前馈 Q-noise 消除（Fig.1(a)）

DTC 非线性的问题

DTC 非线性（NL_DTC）导致 Q-noise 残留 → 分数杂散 + 相位噪声泄漏
对环形 DCO DPLL 尤为严重（宽带宽），且在小 $D_{FRAC}$ 时恶化为剧
Fig.1(b) 展示了 MASH1-1 + DTC Q-noise 消除后的典型相位噪声：仍可见显著分数杂散

现有方案的局限

方案	原理	局限
预失真/LUT [11]	LMS 补偿 DTC 非线性	LUT 大小与精度矛盾
TIPM [12]（Fig.2）	分裂 MASH1-1 输出为时不变 PDF 码	仅对 NL_DTC 有效；无法减小 RMS jitter
SR（连续再量化器）[14]	多级 1-bit 量化器 + 统计抖动	复杂度高（10x MASH1），时变 PDF 仍有有限阶免疫

§II. ΔΣM 码的统计特性与分数杂散生成

MASH1-1 ΔΣM 的两轨行为

MASH1-1 的累积 Q-noise 码 $D_{AQ}$ 具有两条轨（Fig.3）：

TR_{UP, n} TR_{LO, n} = n \cdot D_{FRAC} - ⌊ n \cdot D_{FRAC} ⌋ \in [0, + 1) = n \cdot D_{FRAC} - ⌊ n \cdot D_{FRAC} ⌋ - 1 \in [- 1, 0) (3,4)

时变 PDF

PDF (D_{AQ}, n) = {1 - D_{AQ, n}, 1 + D_{AQ, n}, if D_{AQ, n} = TR_{UP, n} if D_{AQ, n} = TR_{LO, n} (5)

三角形 PDF，以 $T_{REF} / D_{FRAC}$ 为周期时变
3D 图 Fig.3(b)：x=时间，y=DR，z=PDF（颜色渐变）

非线性 → 杂散预测 [17]

E [f_{NL} (D_{AQ})] = \int_{- 1}^{1} f_{NL} (D_{AQ}) \cdot PDF (D_{AQ}) d D_{AQ} (1)

线性 DTC：期望值恒为 0 → 无杂散（Fig.4(a)）
非线性 DTC（如 3 次 + 5 次）：期望值周期性波动 → 产生杂散（Fig.4(b)）
DTFS 可精确预测杂散频率和幅度

时不变 PDF → 期望值恒定 → 对任意记忆less NL 免疫杂散

§III. 提出的分数-N RO-DPLL

§III-A. 整体架构（Fig.5）


PDS-ΔΣM → DPDS,D → [DST-NLC] → DTC_D ─┐
                                            ├→ [TDC] → [DLF + FPEC] → [RDCO] → 输出
PDS-ΔΣM → DPDS,R → [DST-NLC] → DTC_R ─┘       ↑
                                                  │
参考时钟 ───────────────────────────────────────────┘

双 DTC 前馈 Q-noise 消除（同 TIPM [12]）
DLF：P-path + I-path，P-path 含 FPEC[18] 瞬时高增益
RDCO：5 级反相器，P-path 直接连接（分离控制），配备 ADH 电容[19]
MMD 再采样：MMD 输出由 RDCO 再采样 → 降低 jitter 和 NL（NL < 100 fs pp）

§III-B. PDS-ΔΣM：基于抖动量化定理的概率密度整形

理论基石：抖动量化定理（Fig.6(a)）

定理 1：若 $G_{D_{DIT}, n} (u)$ 对非零整数 $u$ 满足 $\partial^{m} / \partial u^{m} {G_{D_{DIT}, n} (u)} = 0$ ，则 $E [(D_{PDS, n})^{m}]$ 对 $D_{ACC, n}$ 恒定 → $D_{PDS}$ 的 m 阶 NL 不产生杂散

其中 $G_{D_{DIT}, n} (u) = sinc (u) \cdot P_{D_{DIT}, n} (u)$

定理 2：若 $D_{DIT}$ 含均匀随机变量，则本征量化误差 $D_{Q, n} - 1$ （或 $D_{Q, n}$ ）本身是 [0,1) 均匀随机变量，且与 $D_{ACC, n}$ 、 $D_{Q, n}$ 、 $D_{DIT, n}$ 独立

不同抖动的杂散免疫阶数

抖动类型	PDF_{DDIT}	G_{DDIT}(u)	对 NL 的免疫阶数
1URN	sinc(u)	sinc²(u)	m=1（仅一阶）
2URN	sinc²(u)	sinc³(u)	m=1,2（至二阶）
3URN	sinc³(u)	sinc⁴(u)	m=1,2,3（至三阶）
kURN	sincᵏ(u)	sincᵏ⁺¹(u)	m=1,…,k（至 k 阶）

1URN 示例（Fig.6(b)）：

\frac{\partial^2}{\partial u^2}\{\text{sinc}^2(u)\} \neq 0 \text{ for } u \in \mathbb{Z}\backslash\{0\} $ → 对 m=2 NL 产生杂散 **3URN 示例**（Fig.6(d)）：前三阶导数均含 sinc(u) 因子 → 对 m=1,2,3 免疫 #### PDS-ΔΣM 实现（Fig.7） 利用**定理 2** 简化：3URN = 2URN（显式）+ 1URN（隐式，来自本征量化误差）

D_{\text{PDS}, n} = D_{Q,n} - D_{Q,n-1} - D_{\text{2URN}, n} \tag{12}

分裂为两个具有 * * 时不变 P D F * * 的码：

\begin{aligned} D_{\text{PDS,D}, n} &= D_{\text{PDS}, n} + D_{\text{2URN}, n} = D_{Q,n} - D_{Q,n-1} \tag{13} \ D_{\text{PDS,R}, n} &= D_{\text{2URN}, n} \tag{14} \end{aligned}

两者均为 **2URN** → 时不变 PDF → **对任意阶 NL_DTC 免疫杂散** **仿真验证**（Fig.8）： - (a) $D_{\text{PDS}}$ 四轨分布（无杂散） - (b) $D_{\text{PDS,D}}$、$D_{\text{PDS,R}}$ 时不变 PDF、PSD 无杂散 - (c) 经非线性 DTC 后仍保持时不变 PDF 和无杂散 PSD - (d) TDC 输出 $E[D_{\text{TDC}}]$ 近似恒定 → NL_OC 至三阶抑制 ### §III-C. DST-NLC 与 RW 版图技术（Fig.9） #### DTC 结构 - **粗调**：4 级 × 6-bit 二进制电容 - **细调**：1 级 × 6-bit 二进制电容 - **覆盖范围**：$2T_{\text{DCO}}$（PVT 下稳定） - **单位电容**：MOS 电容 #### RW（随机游走）版图技术（Fig.9(b)） - 将 64 个单位电容按后仿结果分组 - MATLAB 优化开关序列使 INL 最小化 - **效果**：有效缓解 INL 跳变不连续性（Fig.11(a)） #### DST-NLC 结构（Fig.9(c)） 基于 INL 的泰勒展开中**低阶项主导**的观察：

\text{INL}(x) \approx a \cdot x + b \cdot x^2 + c \cdot x

LMS 更新： | 系数 | 更新准则 | 消除的 NL | |------|---------|----------| | **a（线性）** | 消除 $D_{\text{TDC}}$ 与 $D_{\text{PDS,D}}$ 的相关性 | 一阶增益误差 | | **b（二阶）** | 消除 $D_{\text{TDC}}$ 与 $D_{\text{PDS,D}}^2$ 的相关性 | **二阶 NL** | | **c（三阶）** | 消除 $D_{\text{TDC}}$ 与 $D_{\text{PDS,D}}^3$ 的相关性 | **三阶 NL** | | **d（粗/细增益）** | 消除粗/细分区的不连续性 | 分段误差 | **收敛特性**（Fig.10）：带宽 a < c < b（避免发散）→ 最差 ~800 μs 完全收敛 **INL 改善**（Fig.11）： - 仅 RW：峰值 INL ~ 2 ps - RW + 二阶 NL 消除：峰值 INL < **400 fs** - RW + 二/三阶 NL 消除：峰值 INL < **200 fs** ### §III-D. 噪声分析 **前馈模型**（Fig.12）：$\tau_{\text{AQ,ERR}} = \tau_{\text{MMD}} - (\tau_{\text{DTC,D}} - \tau_{\text{DTC,R}})$ | 配置 | 抖动脉冲（RMS） | 杂散 | |------|---------------|------| | **无 DTC** | MASH: 81.7ps / PDS: 126.7ps | 有 | | **DTC + 增益校准** | MASH: 186fs / PDS: 265fs | MASH 有 / PDS 无 | | **DTC + DST-NLC** | MASH: 47fs / PDS: **64fs** | MASH 有 / PDS 无 | **时变噪声模型**（Fig.14）：DCO 域 / 参考域双域模型，FPEC 建模为 5T_DCO 脉冲 **噪声贡献占比**（Fig.15）： - DTC 热噪声：~60%（主导） - Q-noise 泄漏：< 3%（DST-NLC 后） - DCO 周期抖动：其余 --- ## §IV. 测量结果 ### 芯片性能（Fig.16） | 模块 | 功耗 | |------|------| | DCO + 分频器 | 5.39 mW | | 数字/DLF | 2.55 mW | | DTC + TDC | 0.98 mW | | DST-NLC（全阶） | 0.955 mW | | PDS-ΔΣM | 0.18 mW | | **总计** | **9.27 mW** | ### 相位噪声（Fig.17） | 条件 | RMS Jitter | IPN | |------|-----------|-----| | 5.3 GHz, DST-NLC off | 455 fs | −39.4 dBc | | **5.3 GHz, DST-NLC on** | **365 fs** | **−41.3 dBc** | | 5.8 GHz, DST-NLC off | 440 fs | — | | **5.8 GHz, DST-NLC on** | **368 fs** | — | ### 分数杂散抑制（Fig.18，DFRAC=2⁻¹⁵） | 配置 | 最差分数杂散 | |------|-------------| | MASH1-1 + DST-NLC off | −47 dBc | | MASH1-1 + DST-NLC on | −52 dBc | | **PDS-ΔΣM + DST-NLC on** | **−64 dBc** | ### 全频率范围性能（Fig.20） - RMS jitter 5.2–6.0 GHz：**< 370 fs** - 最差分数杂散（全 $D_{\text{FRAC}}$ 范围）：**< −63 dBc**（相比 MASH1-1 改善 > 15 dB） ### 横向对比（Table II） 在分数-N RO-PLL 中达到**最优 RMS jitter + 最优分数杂散**，FoM 可比拟 LC-PLL（Fig.21）。 --- ## 关键贡献总结 1. **PDS-ΔΣM 理论框架**：基于抖动量化定理（Theorem 1 & 2），利用 3URN 抖动使 $D_{\text{PDS}}$ 具有时不变 PDF + 三阶 NL 免疫 → 对 NL_DTC 任意阶免疫 + 对 NL_OC 至三阶免疫 2. **PDS-ΔΣM 高效实现**：利用 Theorem 2，用本征量化误差作为隐式 URN → 只需 MASH1-1 + 2URN 即可实现 3URN 效果 3. **DST-NLC**：三系数 LMS 消除 DTC INL 的二阶和三阶项 + RW 版图减少分段不连续性 → 峰值 INL 从 2ps 降至 < 200fs 4. **噪声分析揭示 DTC 热噪声为带内主导**（~60%），Q-noise 泄漏降至 < 3% 5. 65nm CMOS 实现 **365 fs RMS jitter**、**< −63 dBc 分数杂散**、**9.27 mW** — 分数-N RO-PLL 最佳综合性能 --- ## 双向链接 **概念页**： - [[DPLL 环路架构与行为]] — 分数-N 架构、DTC Q-noise 消除、FPEC - [[数字控制振荡器 DCO 设计]] — 环形 DCO、ADH-SC - [[ΔΣ 调制器基础]] — MASH1-1、抖动量化定理、概率密度整形 - [[分数杂散抑制技术]] — PDS-ΔΣM、TIPM、SR、DST-NLC - [[背景校准技术]] — LMS 三系数校准、自相关检测 - [[DTC 数字时间转换器]] — 粗/细分段、RW 版图技术、INL 与线性度 **实体页**： - [[Jaehyouk Choi]] — 通讯作者（KAIST） - [[Taeho Seong]] — 合作作者（前作 FPEC DPLL） **演进关系**： - [[Seong UNIST KAIST 2019 JSSC FPEC DPLL 深度解析]] — KAIST 组前作 FPEC 技术 - [[Seong TIPM 2020]] — TIPM 技术前身 [12] - [[Avallone 2021 TCAS1 BB-DPLL PN Analysis 深度解析]] — 时变噪声模型用于本文 - [[Kang Liu 2023 JSSC FPC DCDL DPLL 深度解析]] — 同期 NTU 组的先进 DPLL 设计

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§III-B. PDS-ΔΣM：基于抖动量化定理的概率密度整形

理论基石：抖动量化定理（Fig.6(a)）

不同抖动的杂散免疫阶数

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