Kuan Liu 2016 JSSC BB-PLL ALGC 深度解析

Ting-Kuei Kuan 和 Shen-Iuan Liu（台湾大学）在 IEEE JSSC 2016 上提出了带自动环路增益控制（ALGC） 和环路延迟缩减技术的数字 Bang-Bang PLL。关键创新：（1）首次推导同时考虑参考时钟噪声和 DCO 噪声的闭式 BBPD 增益表达式（Eq.10），解决了长期以来 DBPLL 分析的”先有鸡还是先有蛋” 难题；（2）ALGC 技术基于 BBPD 输出 SIGN 的自相关函数（Eq.16–17），后台收敛至最优比例增益 ${\beta }_{\text{OPT}}$（Eq.15）；（3）环路延迟缩减拓扑 B 通过分离控制 DCO 移除加法器引入的再定时延迟，恢复理想零延迟抖动性能；（4）40nm CMOS LC-DCO 实现 270 fs RMS jitter（1kHz–100MHz）、−72.89 dBc 参考杂散，3.8 mW @3.96 GHz，FoM −245 dB。

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基本信息

属性	值
标题	A Bang–Bang Phase-Locked Loop Using Automatic Loop Gain Control and Loop Latency Reduction Techniques
作者	Ting-Kuei Kuan, Shen-Iuan Liu
机构	Graduate Institute of Electronics Engineering, National Taiwan University (NTU)
期刊	IEEE Journal of Solid-State Circuits, Vol.51, No.4, April 2016
工艺	40 nm CMOS
面积	0.1 mm²
频率	3.96 GHz（LC-DCO）
功耗	3.8 mW @1.1 V
Jitter	< 290 fs RMS（1kHz–100MHz），最优 270 fs
Reference Spur	< −72.89 dBc
FoM	−245 dB
前期会议版	VLSI 2015, pp. C138–C139 [11]
前序理论版	TCAS-I 2015 整数-N TDC DPLL 环路增益优化 [5]

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vs 已有来源定位

维度	Rylyakov 2009 BB-DPLL	Zanuso 2009 [BBPD 噪声]	Marucci 2014 [BB-PLL]	Kuan/Liu 2016 DBPLL
鉴相器	BB-PFD	BBPD	BBPD	BBPFD（三态 PFD + DFF）
振荡器	LC-DCO	LC-DCO	LC-DCO	LC-DCO（分离控制）
BBPD 增益模型	仅参考噪声 [8]	仅 DCO 噪声 [20]	迭代数值求解	闭式 Eq.10（REF+DCO 同时）
环路延迟	独立比例路径（低延迟）	—	—	拓扑 B：移除加法器 → 恢复理想 D=0
增益校准	ΔΣ 参考抖动注入	无	开环手动设定	ALGC（自相关 → 最优 β）
抖动预测精度	—	约束条件	约束条件	Eq.13 < 5% vs 仿真
Jitter	138 fs @11GHz	—	—	270 fs @3.96GHz

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§I. 引言：DBPLL 的环路增益与延迟挑战

核心目标

针对线通信时钟生成应用，解决数字 Bang-Bang PLL（DBPLL）的两个核心问题：

1. 环路增益优化：传统方法或手动设定 [6] 或梯度下降在线测量 [8]，均无法解析保证抖动最小化。TDC-based DPLL 已有优化方案 [5]，但 BBPD 的增益是抖动依赖的（jitter-dependent），闭式解尚未解决。
2. 环路延迟最小化：再定时寄存器（retiming stage, D≥1）导致抖动恶化 10%–100%（Fig.2），需在不恶化杂散的前提下消除此延迟。

已有工作的局限

工作	局限
[7] Lee & Kim	累积相位误差幅度 + 遗忘因子 λ → 不保证抖动最小
[8] Mansouri	梯度下降 + 在线抖动测量 → 测量电路复杂
[5] Kuan TCAS-I 2015	仅适用于 TDC-based DPLL，BBPD 增益 jitter 依赖未解决
[9] Sai	混合 PLL → 模拟部分 PVT 敏感
[10] Yin	模拟前馈路径 → 电荷泵失配恶化参考杂散

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§II. 环路延迟缩减技术

拓扑 A 的问题

传统二阶 DPLL（Fig.1）：

参考 → [BBPD] → [DLF (P+I)] → [D 级寄存器] → [DCO] → 输出
                                      ∣
                              D=1 导致抖动恶化

再定时级 D=1 使抖动放大 10%–100%（Fig.2），且环路增益越大恶化越显著。

拓扑 B：环路延迟缩减（Fig.3）

参考 → [BBPFD] → P 路径 ──────→ 分离控制 DCO → 输出
                   ∣                 ↑
                   I 路径 → [ACC] → I_控制 (延迟 1 周期)

关键创新：

• 移除加法器与再定时寄存器 → P 路径无延迟
• 分离控制 DCO：P 路径和 I 路径直接作用于 DCO 的不同端口，DCO 本身作为模拟加法器
• I 路径延迟 1 参考周期 → 对抖动影响可忽略（α/β << 1）

噪声模型与抖动表达式

离散时间噪声模型（Fig.4）：

噪声源	符号	特性
参考时钟噪声	δREF,k	白噪声脉冲序列 [3,5]
BBPD 量化噪声	δQB,k	方差 $1-2/\pi$ [16]
DCO 量化噪声	δQD,k	DCO 控制字有限分辨率
DCO 随机抖动	δDCO,k	单位步进时序跳变 [3,5,14]

拓扑 A (D=0) 递推方程：

\begin{aligned} J_{\text{PLL},k} &= J_{\text{PLL},k-1} + I_k + \varepsilon \cdot J_{e,k} + N\beta K_T \cdot \delta_{QB,k} + N K_T \delta_{QD,k} + \delta_{DCO,k} \tag{1} \\ I_k &= I_{k-1} + \varepsilon \left(\frac{\alpha}{\beta}\right) J_{e,k} + N\alpha K_T \cdot \delta_{QB,k} \tag{2} \\ J_{e,k} &= \delta_{REF,k} - J_{\text{PLL},k-1} \tag{3} \end{aligned}

其中 $\epsilon =K_{BB}N\beta K_T$。

拓扑 B：$I_k$ 替换为 $I_{k-1}$（积分路径延迟 1 周期）。

闭式抖动方差（α/β << 1 近似）：

$${\sigma }_{J0}^2=\frac{{\delta }_{\text{DCO,rms}}^2+N^2{K}_T^2\cdot {\delta }_{\text{QD,rms}}^2}{\epsilon (2-\epsilon )}+\frac{\epsilon }{2-\epsilon }\left({\delta }_{\text{REF,rms}}^2+\frac{{\delta }_{\text{QB,rms}}^2}{K_{BB}^2}\right)\text{\hspace{1em}(7)}$$

式 (7) 在 α/β << 1 时对拓扑 A (D=0) 和拓扑 B 均成立 → 验证拓扑 B 有效恢复理想延迟性能。

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§III. DBPLL 噪声分析（核心贡献 1）

鸡-蛋困境

BBPD 增益 $K_{BB}$ 取决于 BBPD 输入端的抖动 $\sqrt{{\sigma }_{J0}^2+{\delta }_{\text{REF,rms}}^2}$，而输出抖动 ${\sigma }_{J0}^2$ 又取决于 $K_{BB}$ → 传统方法需迭代求解。

§III-A. 闭式 BBPD 增益（核心贡献 1a）

线性化 BBPD 模型：

$$K_{BB}=\sqrt{\frac{2}{\pi }}\frac{1}{\sqrt{{\sigma }_{J0}^2+{\delta }_{\text{REF,rms}}^2}}\text{\hspace{1em}(8)}$$

首次闭式推导（联立 (7) 和 (9)，同时考虑 DCO + REF 噪声）：

$$\boxed{K_{BB}=\frac{8}{\pi \Delta }\frac{\sqrt{({\delta }_{\text{DCO,rms}}^2+N^2{K}_T^2{\delta }_{\text{QD,rms}}^2+{\Delta }^2{)}^2+\frac{32}{\pi }{\Delta }^2{\delta }_{\text{REF,rms}}^2}}{{\delta }_{\text{DCO,rms}}^2+N^2{K}_T^2{\delta }_{\text{QD,rms}}^2+{\Delta }^2}}\text{\hspace{1em}(10)}$$

其中 $\Delta =N\beta K_T$。

精度验证（Fig.5, Fig.6）：

条件	文献 [20]（仅 DCO 噪声）	文献 [21]（仅 REF 噪声）	Eq.(10)
δREFrms < δDCOrms	较好（~5%）	严重偏离	~3%
δREFrms > δDCOrms	严重偏离	较好（小 Δ 仍偏离）	~3%

§III-B. 闭式抖动表达式与最优 β

闭式抖动方差：

$$\boxed{{\sigma }_{J0}^2=\frac{\pi }{16}{\left(\frac{U}{\Delta }\right)}^2+\frac{1}{2}\sqrt{\frac{{\pi }^2}{64}{\left(\frac{U}{\Delta }\right)}^4+\frac{\pi }{2}{\delta }_{\text{REF,rms}}^2{\left(\frac{U}{\Delta }\right)}^2}}\text{\hspace{1em}(13)}$$

其中 $U={\delta }_{\text{DCO,rms}}^2+N^2{K}_T^2\cdot {\delta }_{\text{QD,rms}}^2+{\Delta }^2$。

最优比例增益 ${\beta }_{\text{OPT}}$：

$$\boxed{{\beta }_{\text{OPT}}=\frac{1}{N{K}_T}\sqrt{{\delta }_{\text{DCO,rms}}^2+N^2{K}_T^2\cdot {\delta }_{\text{QD,rms}}^2}}\text{\hspace{1em}(15)}$$

关键性质：

• ${\beta }_{\text{OPT}}$ 仅取决于 DCO 随机抖动和量化噪声，与参考时钟噪声无关
• 物理直觉：更大的 δREFrms 通过 jitter-dependent 的 KBB 自动降低环路增益，βOPT 无需额外减小
• 更大的 δDCOrms → 更大的 βOPT → 更宽的环路带宽以抑制 DCO 噪声

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§IV. ALGC 与电路实现（核心贡献 2）

§IV-A. 整体架构（Fig.7）

参考 → [BBPFD] → ┌─ P 路径 → [SEL] → ΔΣDAC → 分离控制 DCO → 输出
                  │                            ↑
                  └─ [ALGC] → β → [I 路径 ACC] → I 控制
                       ↓
                  AUTO_SUM（自相关计算）

• BBPFD：传统三态 PFD + DFF（Fig.7）
• 分离控制 DCO（Fig.13）：对称电感 + 交叉耦合对 + 2 个 ΔΣDAC（P/I 路径）+ 2 个 VAR 阵列
• ALGC：基于 BBPD 输出 SIGN 的自相关，后台校准 β

§IV-B. SIGN 模式与 Loop Gain 的直观关联

DBPLL 可视为 ΔΣ 调制器 [24]，BBPD 类似量化器，DCO 类似积分器。

Loop Gain 状态	SIGN 模式	频域特征	仿真图案
过小（β << βOPT）	斜率过载（slope-overloaded）	低频分量多	连续同号长串
过大（β >> βOPT）	极限环（limit-cycle）	高频分量多	周期交替
最优（β ≈ βOPT）	随机共振（stochastic resonance）	白噪声	随机 ±1

§IV-C. ALGC 实现（Fig.9）

自相关计算：

$$\text{AUTO\_SUM}=\sum _{k=1}^m\text{SIGN}[k]\cdot \text{SIGN}[k-1],m=12$$

闭环控制律：

AUTO_SUM 极性	β 调整方向
正（β < βOPT）	增大 β
零（β = βOPT）	保持
负（β > βOPT）	减小 β

理论保证（Appendix B）：

$$E[\text{AUTO\_SUM}]=\left(\frac{3}{2}\epsilon -\frac{3}{2}{\epsilon }^2+\frac{1}{2}{\epsilon }^3\right)\cdot \left(\frac{{\beta }_{\text{OPT}}^2}{{\beta }^2}-1\right)\text{\hspace{1em}(17)}$$

• 当 β < βOPT → E[AUTO_SUM] > 0 → β ↑
• 当 β > βOPT → E[AUTO_SUM] < 0 → β ↓
• 最终收敛至 βOPT（Fig.10）

收敛速度（Fig.11–12）：

δREFrms	收敛时间	βOPT
0.1 ps	~0.14 ms	~0.1
0.7 ps	~0.14 ms	~0.1（与 REF 噪声无关）

§IV-D. 分离控制 DCO（Fig.13）

VDD
 │
 ├── 对称电感 L=6.18nH (Q=15.29@3.96GHz)
 ├── 交叉耦合对 (−Gm)
 ├── P 路径 ΔΣDAC → 线性 NMOS 可变电容
 ├── I 路径 ΔΣDAC → 线性 NMOS 可变电容（细调）
 ├── I 路径 VAR 阵列（32×PMOS × 2，温度计码，粗调）
 └── 电流源

DCO 增益约束：

$$\frac{{\delta }_{\text{DCO,rms}}}{N}\sqrt{{\beta }_{\text{max}}^2-{\delta }_{\text{QD,rms}}^2}\le K_T\text{\hspace{1em}(18)}$$

• $K_T$ 过小 → βOPT 可能超出可控范围
• $K_T$ 过大 → ΔΣDAC 量化噪声贡献增加
• ΔΣ 调制器时钟 ~500 MHz（DCO ÷8）

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§V. 测量结果

芯片实现

参数	数值
工艺	40 nm CMOS
有源面积	0.1 mm²
输出频率	3.96 GHz
参考频率	55 MHz
分频比	72
功耗	3.8 mW @1.1 V

相位噪声与抖动（Fig.15–16）

配置	RMS Jitter	测量条件
ALGC 自动（SMA100 参考）	270 fs	1kHz–100MHz
ALGC 自动（Agilent 3600A 噪声参考）	640 fs	同上
βEXT = 0.328（过大）	630 / 1450 fs	SMA / Agilent
βEXT = 0.016（过小）	1010 / 1560 fs	SMA / Agilent

β 扫描验证（Fig.17）：

• ALGC 自动收敛结果与手动扫描最优 β 一致
• 验证 ALGC 能在不同参考噪声条件下自动寻优

参考杂散与鲁棒性

参数	数值
参考杂散（Fig.18）	< −72.89 dBc
温度范围（−20°C 至 100°C, Fig.19）	ALGC 保持最优，β=0.016 恶化显著
电源电压（1.0–1.2 V, Fig.20）	ALGC 保持最优

横向对比（Table I）

指标	This Work	[27] Sub-sampling PLL	[28] Sub-sampling PLL	[29] ADPLL
工艺	40nm	65nm	65nm	65nm
频率	3.96 GHz	2.2 GHz	2.2 GHz	2.4 GHz
RMS Jitter	270 fs	160 fs	410 fs	2.06 ps
功耗	3.8 mW	6.9 mW	6.9 mW	8.1 mW
FoM	−245 dB	−245 dB	—	−217 dB

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关键贡献总结

1. 首个闭式 BBPD 增益表达式（Eq.10）：同时考虑参考时钟噪声 + DCO 噪声，解决了长期以来 DBPLL 分析的迭代困境，为后续 Avallone 2021 等工作奠定理论基础
2. 自动环路增益控制（ALGC）：基于 SIGN 自相关（m=12）的后台校准 → 收敛至 βOPT（Eq.15）→ 与参考噪声幅度无关 → PVT 鲁棒
3. 环路延迟缩减拓扑 B：分离控制 DCO 移除加法器再定时延迟 → 抖动性能恢复理想 D=0 水平
4. 抖动的闭式表达式（Eq.13）：首次同时计入 REF + DCO + 量化噪声，精度 < 5% vs 仿真
5. 40nm CMOS 实现 270 fs RMS jitter、−72.89 dBc、3.8 mW，FoM −245 dB

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双向链接

概念页：

• Bang-Bang PFD 原理与非线性 — BBPD 线性化增益 Eq.(8)、闭式增益 Eq.(10)
• DPLL 环路架构与行为 — 拓扑 A vs 拓扑 B、分离控制 DCO、ALGC 自相关校准
• 数字控制振荡器 DCO 设计 — LC-DCO、ΔΣDAC、分离控制（P/I 路径）
• PLL 相位噪声与抖动分析 — 时间序列方法、闭式抖动 Eq.(13)
• 背景校准技术 — ALGC、自相关检测、SIGN 模式识别

实体页：

• Shen-Iuan Liu — 通讯作者（台大）
• Ting-Kuei Kuan — 第一作者

演进关系：

• Rylyakov IBM 2009 ISSCC BB-DPLL 深度解析 — 前序整数-N BB-PFD DPLL，ΔΣ 参考抖动注入
• Kuan TCAS-I 2015 Loop Gain Optimization — 前序理论工作 [5]，TDC-based DPLL 环路增益优化
• Avallone 2021 TCAS1 BB-DPLL PN Analysis 深度解析 — 继承并精化闭式 BBPD 增益，< 1% 误差
• Seong UNIST KAIST 2019 JSSC FPEC DPLL 深度解析 — FPEC 技术采用 ALGC 类似的自相关校准原理
• Kang Liu 2023 JSSC FPC DCDL DPLL 深度解析 — 同组后续工作，FPC 前馈相位消除