ADPLL 相位数字化架构

ADPLL（全数字锁相环）用数字电路替代传统模拟 PLL 中的大电容环路滤波器，实现面积节省和可重构设计。其核心操作是将 相位差转换为数字字，不同 ADPLL 架构采用不同的相位数字化方法。基于 Brandonisio & Kennedy Noise-Shaping All-Digital Phase-Locked Loops Ch.2 提炼。

---

前后关系

前置知识：

• PLL基本结构与传递函数 — PLL 基本架构和传递函数框架
• 环路滤波器与电荷泵PLL — 模拟 CP-PLL 作为 ADPLL 的对照
• 数字CMOS PLL架构与TDC-DCO设计 — ADPLL 一般架构

外部关联：

• TDC架构统一框架与VernierΣΔ方法 — TDC 架构的完备分类框架
• ADPLL相位噪声解析预测 — ADPLL 相位噪声分析方法
• ADPLL高效事件驱动建模 — ADPLL 高效仿真方法
• TDC高级架构 — 双极 TDC 用于 ADPLL 带符号鉴相
• TDC性能指标与误差分析 — TDC 性能指标体系

---

原理介绍

1. 相位的基本定义

信号的相位 $\Phi (t)$ 是瞬时频率的积分：

$$\Phi (t)={\int }_{\tau =0}^{t}f(\tau )d\tau +{\Phi }_0\text{\hspace{1em}(2.1)}$$

当频率为分段常数时，相位可分解为：

$$\Phi (t)={\Phi }_{\text{int}}(t)+{\Phi }_{\text{frac}}(t)\text{\hspace{1em}(2.5)}$$

其中：

• 整数部分 ${\Phi }_{\text{int}}(t)$：从 0 到 $t_s$（前一个上升沿）的完整周期数 $n$
• 分数部分 ${\Phi }_{\text{frac}}(t)$：当前周期分数部分 $(t-t_s)/T[n+1]$

这一分解对理解 ADPLL 的相位数字化操作至关重要。

2. 两大分类：相位差数字化 vs 相位数字化

ADPLL 架构可分为两大类：

类型	方法	涉及架构	图
相位差数字化 (Phase-Difference Digitizing)	先将相位差转换为模拟信号，再数字化为字	PFD-plus-TDC-based、TDC-based、Flip-flop-based	Fig 2.5a
相位数字化 (Phase Digitizing)	分别将两个信号的相位转换为数字字，再相减	Accumulator-based	Fig 2.5b

---

3. 四种 ADPLL 架构详解

3.1 PFD-plus-TDC-based ADPLL

结构：PFD → Start/Stop Logic & Sign → TDC → 数字滤波器 → DCO

工作原理：

• PFD 产生 up/down 脉冲，脉冲宽度正比于相位差
• “Start-Stop Logic” 将 up/down 脉冲转换为 TDC 的 Start/Stop 信号
• TDC 量化时间间隔输出数字码
• sign 信号指示相位差的正负

关键问题——归一化因子切换：

• TDC 输出的归一化因子必须在 $T_{\text{Ref}}$ 和 $T_{\text{Div}}$ 之间交替
• 若总用 $T_{\text{Ref}}$ 归一化，当相位差为负时，特性曲线斜率为 $T_{\text{Ref}}/T_{\text{Div}}[k]$
• 导致 非线性时变 的相位数字化特性，使环路增益随时间变化

整数部分处理（当相位差整数部分 ≠ 0）：

• 需计算 up/down 脉冲中包含的完整周期数 $T_{\text{sum}}$
• 分数部分 = (TDC 输出 - $T_{\text{sum}}$) / 归一化因子
• 此复杂操作在文献中常被忽略

3.2 TDC-based ADPLL

结构：Ref/Div → TDC → 数字滤波器 → DCO

工作原理：

• TDC 在 Ref 上升沿开始测量，在下一个 Div 边沿停止
• TDC 输出（归一化至 $T_{\text{Ref}}$）= Ref 相位在 Div 边沿上的分数部分
• 当两信号整数相位相等时，该值 = 相位差的分数部分

整数部分处理（引入计数器后）：

• 用两个计数器分别计数 Ref 和 Div 的整数相位
• 相位差：e = \text{out}_{\text{cntRef}} + \text{out}_{\text{TDC}} - \text{out}_{\text{cntDiv}} \tag{2.7}

偏移补偿：

• 引入固定的 $t_{\text{offset}}$ 延迟确保分数部分始终为正
• 从 TDC 输出中减去对应常数

数字化模型：

Ref → [Ideal Phase Measurement on Div edges] → [Modulus & Conv to Seconds] → [TDC Quantization] → [Normalization by T_Ref] → e

3.3 Flip-flop-based ADPLL

结构：Ref/Div → D-Flip-Flop → Coding → 数字滤波器 → DCO

工作原理：

• 最简架构——单一 D 触发器 判别相位差符号
• 输出 = 1（Ref 边沿先于 Div）= 相位差正；0 = 相位差负
• “Coding” 块将 0/1 映射为 -wrd/+wrd

限制：

• 仅当整数部分 = 0 时才能正确反映相位差符号
• 整数部分 ≠ 0 时，输出与相位差符号无唯一对应关系
• 无法在稳态保持恒定相位差（仅能在零附近振荡）

数字化模型：

Ref/Div → [Ideal Phase Difference Measurement on Div edges] → [Sign Extraction] → Coding → e

3.4 Accumulator-based ADPLL

结构：Ref → [ACC] → 数字滤波器 ← [Counter] ← DCO ↑ [TDC]

工作原理：

• 累加器（ACC）输出 = 参考振荡器整数相位 × INC
• 计数器输出 = DCO 整数相位
• TDC 测量 Ref 边沿与下一 DCO 边沿的时间间隔
• TDC 输出 = Ref 在 DCO 边沿上的分数相位
• 相位差：$e={\text{out}}_{\text{ACC}}+{\text{out}}_{\text{TDC}}-{\text{out}}_{\text{Counter}}$
• 注意 TDC 输出需乘以 INC 以与累加器量纲一致

重定时（Retiming）：

• ACC/TDC/计数器 分属不同时钟域（Ref/Ref/DCO）
• 需通过重定时（采样）统一到同一时钟域
• 两种重定时方案：
  1. 采样 Ref 在 DCO 边沿上 → Ref${}_R$ 时钟（可变周期）
  2. 采样 DCO 计数器在 Ref 边沿上 → Ref 时钟（恒定周期，推荐）

INC 作为分频比：

• INC = 稳态时 DCO 频率 / Ref 频率
• 无需传统频率分频器（与 TDC-based ADPLL 不同）

数字化模型：

R → [Ideal Phase Meas on Ref_R edges] → [Floor] → [×INC] →+
  → [Ideal Phase Meas on Ref_R edges] → [Modulus & Conv to Seconds] → [TDC Quant] → [÷T_Ref] →+ → e
DCO → [Ideal Phase Meas on Ref_R edges] → [Floor] →...→[-]

---

4. Fractional-N 操作

架构	分数-N 方法
TDC-based	引入 ΣΔ 调制器控制分频比 N
Accumulator-based	方案 A：INC 为小数（INC = INC${}_{\text{int}}$ + INC${}_{\text{frac}}$）
	方案 B：引入 ΣΔ 调制器控制 INC（本书首次提出）
TDC-based（替代方案）	引入累加器累积分数 INC${}_{\text{frac}}$ + 溢出逻辑

---

5. 数字滤波器时钟策略

架构	时钟选项	周期恒定？	是否推荐
PFD-plus-TDC-based	可变（up/down 边沿）	否	可能有问题
	Ref 时钟（恒定）	是	推荐
TDC-based	可变（Stop 信号）	否	可能有问题
	Ref 时钟	是	推荐
Flip-flop-based	Div 时钟	否	有噪时钟
Accumulator-based	Ref${}_R$（可变）	否	有噪时钟
	Ref 时钟	是	推荐

---

6. 架构对比总结

特性	PFD-plus-TDC	TDC-based	Flip-flop-based	Accumulator-based
复杂度	高	中	最低	中高
相位差信息	幅度+符号	幅度+符号	仅符号	幅度+符号
稳态精度	高	中（需偏移）	低（bang-bang）	高
TDC 动态范围	大	中	无	中
亚稳态风险	低	低	低	高（重定时）
分数-N 支持	需 ΣΔ 分频器	需 ΣΔ 分频器	需 ΣΔ 分频器	自然支持（INC 小数）
频率分频器	需要	需要	需要	不需要
文献覆盖	有限（简化假设）	广泛	广泛（bang-bang）	广泛（Staszewski）

---

7. 亚稳态影响详细分析（补充：§2.9.2）

7.1 延迟链 TDC 的亚稳态

设 $N_{\text{met}}$ 为受亚稳态影响的延迟单元数，$\text{res}$ 为 TDC 时间分辨率：

$$\text{最大相位误差}=\frac{\text{res}\cdot N_{\text{met}}}{T_{\text{Ref}}}$$

在 PFD-plus-TDC、TDC-based 和 accumulator-based ADPLL 中，当使用延迟链型 TDC 时均适用此公式。

7.2 重定时亚稳态（累积式 ADPLL 特有）

Fig 2.28 中的重定时触发器亚稳态导致丢失一个参考边沿：

• 正常情况：每个 Ref 边沿关联一个 Ref${}_R$ 边沿
• 亚稳态情况：某 Ref 边沿未产生对应的 Ref${}_R$ 边沿
• 后果：产生等于负一个参考周期的错误相位差测量值

7.3 计数器采样亚稳态（累积式 ADPLL 最严重）

Fig 2.28 中计数器输出端的 D 触发器阵列亚稳态：

• 产生 $[0,2^b]$ DCO 周期范围内的不可预测相位误差
• 稳态时 $[0,2^b]$ DCO 周期 $\approx [0,2^b/\text{INC}]$ 参考周期
• 影响远大于 TDC 亚稳态，是累积式 ADPLL 的关键设计挑战

7.4 PFD 亚稳态

当 Ref 和 Div 边沿过近（零相位差附近）时发生。设计非零稳态相位差可避免。

---

8. TDC 动态范围对比（补充：§2.9.3）

架构	所需动态范围	原因
PFD-plus-TDC	大（$\pm T_{\text{Ref}}$）	up/down 脉冲可跨越整个参考周期
TDC-based	中（$T_{\text{Ref}}$内）	仅需覆盖参考周期内分数部分
Flip-flop-based	极小	仅需 0/1 判别
Accumulator-based	中（$T_{\text{DCO}}$内）	仅需测量 DCO 周期内的分数部分

---

9. 附加设计考虑（补充：§2.10）

9.1 数字 ΣΔ 调制器的引入

架构	分数-N 方法
TDC-based ADPLL	ΣΔ 调制器控制分频比 N
Accumulator-based ADPLL	方案 A：INC = INC${}_{\text{int}}$ + INC${}_{\text{frac}}$（直接小数）
	方案 B：ΣΔ 调制器控制 INC 的分数部分（本书首次提出）
TDC-based 替代方案	引入累加器累积分数 INC${}_{\text{frac}}$ + 溢出逻辑

9.2 数字滤波器时钟选择

时钟源	周期恒定？	推荐？	原因
Ref 时钟	是	推荐	恒定周期，滤波器传递函数固定
可变边沿时钟	否	不推荐	可变周期 → 时变滤波器特性（属性噪时钟）
Div 时钟	否	不推荐	频率随锁定过程变化

---

参考

• Brandonisio Noise-Shaping ADPLLs 深度解析 — 来源页，Ch.2
• 数字CMOS PLL架构与TDC-DCO设计 — 数字 PLL 一般架构
• TDC架构统一框架与VernierΣΔ方法 — TDC 架构分类
• ADPLL相位噪声解析预测 — 相位噪声分析方法
• Henzler Time-to-Digital Converters 深度解析 — Henzler TDC 专著
• Staszewski, R. B., & Balsara, P. T. (2006). All-Digital Frequency Synthesizer in Deep-Submicron CMOS. Wiley.