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Hwang KAIST 2022 JSSC PDS-ΔΣM Fractional-N DPLL 深度解析
Hwang KAIST 2022 JSSC PDS-ΔΣM Fractional-N DPLL 深度解析 Chanwoong Hwang、Hangi Park、Yongsun Lee、Taeho Seong、Jaehyouk Choi（KAIST）在 IEEE JSSC 2022 上提出了基于环形 DCO 的分数-N DPLL，针对 5G 应用。关键创新：（1）概率密度整形 ΔΣ 调制器（PDS-ΔΣM），利用抖动量化定理设计 3URN 抖动 → 输出码具有 时不变 PDF → 对任意无记忆 DTC 非线性免疫杂散，同时通过 3URN 提供对环路电路非线性（NL_OC）的三阶免疫；（2）DTC...
Seong UNIST KAIST 2019 JSSC FPEC DPLL 深度解析
Seong UNIST KAIST 2019 JSSC FPEC DPLL 深度解析 Taeho Seong（UNIST）、Yongsun Lee、Seyeon Yoo 和 Jaehyouk Choi（KAIST）在 IEEE JSSC 2019 上提出了基于 环形 DCO 的整数-N DPLL，结合 快速相位误差校正（FPEC） 与 最优阈值 TDC（OT-TDC） 技术，在 65nm CMOS 中实现了 320 fs RMS jitter、−75 dBc 参考杂散、6.0 mW 功耗。关键创新：利用 Lloyd-Max MMSE 算法优化 TDC 判决阈值与修正增益，以 仅 3 级 OT-...
Seonghwan Cho
Seonghwan Cho Seonghwan Cho 是韩国科学技术院（KAIST）电气工程教授，IEEE Senior Member。研究重点是低功耗 PLL 和时钟生成电路，尤其在 GRO-TDC 用于 hybrid PLL 方面有重要贡献。 代表著作 论文期刊年份核心贡献A Hybrid PLL Using Low-Power GRO-TDC for Reduced In-Band Phase NoiseTCAS-II Vol.662019GRO-TDC HPLL + 噪声 TF 分析 技术贡献 GRO-TDC 在 HPLL I-path 中的应用：替代 BBPD，提供噪声整形量化 H...
Kim GRO-TDC Hybrid PLL 深度解析
Kim GRO-TDC Hybrid PLL 深度解析 Dongin Kim, Seonghwan Cho（KAIST）提出在 HPLL 的 I-path 中使用 GRO-TDC（而非 BBPD）降低带内相位噪声。关键发现：GRO-TDC 的量化噪声在低频段被整形压低 → I-path 增益 KI 可增大（与 BB-HPLL 设计相反） → 进一步减小 P-path 噪声贡献。 基本信息 属性值标题A Hybrid PLL Using Low-Power GRO-TDC for Reduced In-Band Phase Noise作者D.