Kang Liu 2023 JSSC FPC DCDL DPLL 深度解析

Zhi-Heng Kang 和 Shen-Iuan Liu（台湾大学）在 IEEE JSSC 2023 上提出了使用**前馈相位误差消除（FPC）**的环形 DCO DPLL。关键创新：（1）FPC 技术：将 **DCDL（数字控制延迟线）**置于环内 → 相位误差由 DCDL 快速补偿 → 消除残余抖动 → 等效拓宽环路带宽；（2）死区自由（DZF）BBPFD 通过 3 输入 NAND 门避免传统 BBPFD 的迟滞死区 → 提高 TDC 分辨率；（3）双积分路径限制 DCDL 范围 → 避免宽延迟范围需求；（4）β 控制器基于自相关确保 $K_{\text{TDC}}\beta K_{\text{DCDL}}=1$。

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基本信息

属性	值
标题	A 1.6-GHz DPLL Using Feedforward Phase-Error Cancellation
作者	Zhi-Heng Kang, Shen-Iuan Liu
机构	Graduate Institute of Electronics Engineering, National Taiwan University (NTU)
期刊	IEEE Journal of Solid-State Circuits, Vol.58, No.3, March 2023
工艺	40 nm CMOS
面积	0.05 mm²
频率	1.6 GHz（环形 DCO 调谐 1.28–2.12 GHz）
功耗	5 mW @1.1 V（DCDL 0.7 mW）
Jitter	788 fs RMS（1 kHz–100 MHz）
参考杂散	−57.84 dBc
FoM	−235 dB

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vs 已有来源定位

维度	ILCM [2,3]	FPEC DPLL [7]	FFNC VCDL [4,5]	Kang/Liu 2023 FPC DPLL
校正机制	注入锁定（参考边缘重对齐）	脉冲式高增益 DLF	环外 VCDL 延迟补偿	环内 DCDL 前馈相位消除
环路位置	环外注入	环内 DLF	环外	环内 DCDL
延迟线位置	无	无	环外（PVT 敏感）	环内（受环路控制）
残余抖动消除	是	需 τQ → 受 TDC 限制	部分	当 KTDCβKDCDL=1 完全消除
死区问题	无	BBPD 迟滞死区	无	DZF BBPFD 消除死区
DCDL 范围	—	—	需覆盖 PVT	双积分路径限制 → 仅 ±32ps

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§I. 引言：环形振荡器 PLL 的三种校正类别

为抑制环形振荡器的高相位噪声，需宽环路带宽，但稳定性与带宽存在权衡。

三种快速校正相位误差的技术：

技术	代表工作	原理	局限
ILCM（注入锁定） [2,3]	参考时钟注入重对齐	优异的抖动抑制	需额外频率校准应对 PVT
FFNC（前馈噪声消除） [4,5]	VCDL 延迟补偿	VCDL 环外，PVT 敏感	需复杂校准电路
FPEC（快速相位误差校正） [6,7]	短时高增益脉冲	数字实现 + 自相关增益校准	BBPD 迟滞死区降低精度

本文解决的问题

1. 传统 BBPD 的建立/保持时间导致迟滞死区 → 降低 TDC 精度
2. DCDL 若置于环外（FFNC）→ PVT 敏感；置于环内（本文）→ 受环路控制，更鲁棒
3. DCDL 延迟范围过大 → 芯片面积和功耗增加

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§II. 噪声分析

§II-A. Type-II DPLL 的残余抖动问题

离散时间噪声模型（Fig.2）：双域（慢/快时钟）模型，含 ZOH 上采样和 ÷N 下采样。

输出噪声递推（Fig.1 type-II PLL）：

$${\delta }_{\text{PLL}}[Nk+1+h_1]={\delta }_{\text{PLL}}[Nk]\left(1-\frac{1+h_1}{N}\right)+\frac{1+h_1}{N}({\delta }_{\text{REF}}[k]+{\delta }_{\text{TDC}}[k])+\sum _{m=Nk+1}^{Nk+1+h_1}{\delta }_{\text{DCO}}[m]\text{\hspace{1em}(6)}$$

其中 $K_{\text{TDC}}\beta K_T=1/N$ 为最优条件 [9]。

RMS jitter：

$${\delta }_{\text{PLL,rms}}^2=\left(\frac{2N^2-3N+1}{6N}+\frac{N+1}{2}\right){\delta }_{\text{DCO,rms}}^2+\left(\frac{2N^2+1}{3N^2}\right){\delta }_{\text{REF+TDC,rms}}^2\text{\hspace{1em}(7)}$$

关键问题：第一项中的 $\frac{2N^2-3N+1}{6N}{\delta }_{\text{DCO,rms}}^2$ 来自残余抖动 ${\delta }_{\text{PLL}}[Nk](1-(1+h_1)/N)$ → 直到 $h_1=N-1$ 才完全消除 → 整个周期内累积的 DCO 抖动被残余项放大

§II-B. 提出的 FPC PLL

核心思想（Fig.3）：在环内插入 DCDL → TDC 感知相位误差后，DCDL 立即（前馈）补偿相位，无需等待整个参考周期。

FPC 噪声模型（Fig.4）

输出噪声递推：

$${\delta }_{\text{FPC}}[Nk+1+h_1]=K_{\text{DCDL}}{C}_{\text{DCDL}}[k]+{\delta }_D[Nk+1+h_1]\text{\hspace{1em}(8)}$$

其中 DCDL 控制码：

$$C_{\text{DCDL}}[k]=C_{\text{DCDL}}[k-1]+({\delta }_{\text{REF}}[k]+{\delta }_{\text{TDC}}[k]-{\delta }_{\text{FPC}}[Nk])K_{\text{TDC}}\beta \text{\hspace{1em}(9)}$$

残余抖动消除条件：

当 $K_{\text{TDC}}\beta K_{\text{DCDL}}=1$ 时，(15) 中 ${\delta }_{\text{FPC}}[Nk]$ 项被完全消除：

$${\delta }_{\text{FPC}}[Nk+1+h_1]={\delta }_{\text{REF}}[k]+{\delta }_{\text{TDC}}[k]+\sum _{m=Nk+1}^{Nk+1+h_1}{\delta }_{\text{DCO}}[m]\text{\hspace{1em}(16)}$$

对比 Eq.(6)：FPC 不再有 ${\delta }_{\text{PLL}}[Nk](1-(1+h_1)/N)$ 残余项！

FPC RMS Jitter

$${\delta }_{\text{FPC,rms}}^2=\frac{N+1}{2}{\delta }_{\text{DCO,rms}}^2+{\delta }_{\text{REF+TDC,rms}}^2\text{\hspace{1em}(17)}$$

以 N=32 为例的数值对比（Table I）：

抖动项	Type-II PLL (Eq.7)	FPC PLL (Eq.17)
${\delta }_{\text{DCO,rms}}^2$ 系数	26.67	16.5 ↓
${\delta }_{\text{REF+TDC,rms}}^2$ 系数	0.67	1.0 ↑

结论：FPC 抑制 DCO 抖动（系数 26.67→16.5），略微增加参考/TDC 噪声贡献（0.67→1）→ 等效环路带宽更大。

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§III. 电路描述

§III-A. FPC PLL 架构（Fig.5）

TDC (DZF-BBPFD×3)
  │ 输出: -3/-1/+1/+3
  ▼
[β 控制器] → β → [数字积分器 (β)] → C_DCDL[8:0] → [DCDL (150fs/LSB, ±32ps)]
                                         │
                                    - {1,8b'0}
                                         │
                                         ▼
                                    [积分路径 α] ─→ [双积分路径 γ] ─→ DCO

• TDC：4 电平输出（-3/-1/+1/+3），由 3 个 DZF-BBPFD + 3 个 DTC 构成
• β 控制器：后台自相关校准 → 保证 $K_{\text{TDC}}\beta K_{\text{DCDL}}=1$
• 比例路径延迟：~0.25 参考周期
• DCO 细调：$C_{\text{DCO}}[10:0]$ 经 1 阶 ΔΣM → 增强分辨率

§III-B. DZF BBPFD（死区自由 Bang-Bang PFD）

传统 BBPFD 的死区问题（Fig.6）

传统 BBPFD（PFD + DFF3）的转移曲线存在迟滞区：

$$-{\varphi }_{\text{Hold}}-{\varphi }_1+{\varphi }_2<{\varphi }_{\text{REF}}-{\varphi }_{\text{DIV}}<{\varphi }_{\text{Setup}}-{\varphi }_1+{\varphi }_2$$

• 死区约 1.4 ps（标准单元 DFF 前仿）
• 死区内的相位误差无法正确量化 → 降低 TDC 精度 → 恶化相位噪声

DZF BBPFD 设计（Fig.7）

REF ──→ [PFD] ─┬─ UP ─→ [三输入 NAND] ─→ RST ─→ [DFF1, DFF2 复位]
DIV ──→        │                     ↑
               └─ DOWN ─→ [DFF3] ─ QB ─→ [DFF4] ─→ OUT
                              ↑
                         DZF_EN（常规/DZF 选择）

工作原理：

• 当 UP 和 DOWN 都高且 DFF3 的 QB 就绪 → RST 变低 → DFF1/DFF2 复位
• RST 变高后，BBPFD 输出由 QB 决定
• 当 REF 和 DIV 都低且 DZF_EN=1 → DFF3 复位 → QB 保持低
• 关键：QB 在 REF 或 DIV 上升前始终为低 → 消除了 DFF3 建立/保持时间引起的死区

转移曲线对比（Fig.7(b) vs Fig.6(b)）：

BBPFD 类型	死区	1MHz 相位噪声 @1.6GHz	RMS Jitter
传统 BBPFD	~1.4 ps	−101.23 dBc/Hz	2.4 ps
DZF BBPFD	无	−106.76 dBc/Hz	1.3 ps

§III-C. β 控制器

原理：基于 S[k] 的自相关 [8–10]

$$S[k]=\text{sign}({\delta }_{\text{REF}}[k]+{\delta }_{\text{TDC}}[k]-{\delta }_{\text{FPC}}[Nk])\text{\hspace{1em}(18)}$$ $${\delta }_{\text{FPC}}[Nk]={\delta }_{\text{FPC}}[N(k-1)](1-K_{\text{TDC}}\beta K_{\text{DCDL}})+...\text{\hspace{1em}(19)}$$

$K_{\text{TDC}}\beta K_{\text{DCDL}}$ 状态	S[k] 与 S[k-1] 相关性	β 调整
< 1	正相关	增大 β
= 1	零相关	保持（最优）
> 1	负相关	减小 β

§III-D. DLF 与 DCDL

DCDL 范围限制

若无双积分路径，DCDL 需覆盖 DCO 自由振荡频率变化和抖动的完整范围 → 范围过大。

双积分路径的作用：

• $C_{\text{DCDL}}[8:0]-\{1,8b^{\prime }0\}$ → 积分路径和双积分路径
• 锁定时平均值为零 → $C_{\text{DCDL}}$ 的静态分量被积分路径吸收
• DCDL 仅需覆盖动态抖动

DCDL 码的标准差：

$${\sigma }_{C_{\text{DCDL}}}\approx \sqrt{\frac{\beta K_{\text{TDC}}}{2\alpha K_T}}{\delta }_{\text{DCO,rms}}\text{\hspace{1em}(20)}$$ $${\sigma }_{\text{DCDL}}=\frac{{\delta }_{\text{DCO,rms}}}{\sqrt{2\alpha K_T\beta K_{\text{TDC}}}}\text{\hspace{1em}(21)}$$

• 增大 $\alpha$ 可减小 ${\sigma }_{\text{DCDL}}$ → 但 RMS jitter 略微增加（Fig.9 仿真）
• 本文选择 $\alpha =6\times 10^{-3}$ → ${\sigma }_{\text{DCDL}}=3.5$ ps

DCDL 实现（Fig.10）：

• 3 级反相器 + 511 个 nMOS 可变电容 + 开关
• 温度计码 $T_{\text{DCDL}}[510:0]$ 交叉控制 → 保持线性度
• $K_{\text{DCDL}}=150$ fs/LSB @1.6 GHz
• 调谐范围 ±32 ps（覆盖 > 7×${\sigma }_{\text{DCDL}}$）
• 仿真相位噪声 @1MHz：−163 dBc/Hz

开环传递函数与稳定性

$$L(s)=\frac{f_{\text{REF}}\beta K_{\text{TDC}}}{s}\left(K_{\text{DCDL}}+\frac{N{f}_{\text{REF}}\alpha K_T}{s}+\frac{N{f}_{\text{REF}}^2\epsilon \gamma K_T}{s^2}\right)\text{\hspace{1em}(22)}$$

• 单位增益频率：8 MHz
• 积分路径增益项 >> 双积分路径增益项（在单位增益频率）→ 选择 $\gamma =2^{-11}$

§III-E. DCO

• 60 个 5 级环形振荡器并联
• 粗调：127 个数字控制反相器（$C_{\text{DCO}}[24:18]$）
• 细调：127 个 nMOS 可变电容（温度计码），89 kHz/LSB
• 附加 nMOS 可变电容经 1 阶 ΔΣM 增强分辨率
• 频率范围：1.28–2.12 GHz
• 仿真相位噪声 @1MHz：−99 dBc/Hz

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§IV. 测量结果

芯片性能

参数	数值
工艺	40 nm CMOS
有源面积	0.05 mm²（DCO+DCDL: 0.008, TDC: 0.012, 数字: 0.03）
参考频率	50 MHz
输出频率	1.6 GHz
功耗	5 mW @1.1 V（DCDL: 0.7 mW）

相位噪声测量

β 控制器和阈值控制器禁用（Fig.13）

TDC 类型	Phase Noise @1MHz	RMS Jitter (1kHz–100MHz)
传统 BBPFD	−101.23 dBc/Hz	2.4 ps
DZF BBPFD	−106.76 dBc/Hz	1.3 ps

→ DZF BBPFD 改善约 46% RMS jitter

β 控制器和阈值控制器启用（Figs.14, 16）

配置	Phase Noise @1MHz	RMS Jitter	备注
传统 BBPFD	−116.33 dBc/Hz	2 ps	10MHz 噪声峰值（β 增大导致阻尼因子降低）
DZF BBPFD	−118.25 dBc/Hz	788 fs	无噪声峰值，DZF 解决迟滞问题

参考杂散（Figs.15, 17）

配置	Reference Spur
传统 BBPFD	−58.06 dBc（有频率过冲）
DZF BBPFD	−57.84 dBc（无过冲）

仿真对比（Fig.18, Table IV）

• TDC 阈值设置：${\tau }_H={\tau }_L=1.5$ ps
• 最终 β（FPC PLL）：5.1
• 最终 β（Conventional PLL）：4.4
• 计算 RMS jitter（FPC）：864 fs（与测量 788 fs 接近，差异因仿真时间分辨率有限）

性能总结（Table III）

指标	This Work	[7] FPEC DPLL	[3] ILCM	[4] FFNC
RMS Jitter	788 fs	320 fs	185 fs	330 fs
功耗	5 mW	6 mW	8.2 mW	3.1 mW
FoM	−235 dB	−242 dB	−245 dB	−239 dB

作者注：本文 TDC 的 DZF BBPFD 改进了 [7]，功耗更低；但 FoM 和 RMS jitter 弱于 [3][4][7] — 可能由于 40nm 工艺和环形 DCO 设计差异。

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关键贡献总结

1. FPC（前馈相位误差消除）：环内 DCDL 在前馈路径中快速补偿相位误差 → 当 $K_{\text{TDC}}\beta K_{\text{DCDL}}=1$ 时完全消除残余抖动 → 等效拓宽环路带宽
2. DZF BBPFD（死区自由 BBPFD）：3 输入 NAND 门 + 额外 DFF4 → 消除传统 BBPFD 的迟滞死区 → 改善 TDC 精度 → RMS jitter 从 2.4ps 降至 1.3ps（禁用 β 控制器时）
3. 双积分路径限制 DCDL 范围：DCDL 仅需覆盖动态抖动 ±32ps（7σ），无需覆盖 DCO 频率偏移
4. β 控制器：基于 SIGN 自相关 → 后台确保 $K_{\text{TDC}}\beta K_{\text{DCDL}}=1$ → 消除残余抖动
5. 40nm CMOS 实现 788 fs RMS jitter、5 mW、0.05 mm²

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双向链接

概念页：

• Bang-Bang PFD 原理与非线性 — DZF BBPFD 死区消除机制
• DPLL 环路架构与行为 — FPC 架构、DCDL 环内前馈、双积分路径
• 数字控制振荡器 DCO 设计 — 60 并联 5 级环形 DCO
• PLL 相位噪声与抖动分析 — FPC 与 Type-II 的 RMS jitter 闭式对比
• 背景校准技术 — β 控制器（自相关）
• DCDL 数字控制延迟线 — 环内 DCDL 设计、温度计码交叉控制

实体页：

• Shen-Iuan Liu — 通讯作者（台大）

演进关系：

• Kuan Liu 2016 JSSC BB-PLL ALGC 深度解析 — 同组前作，自相关环路增益控制
• Seong UNIST KAIST 2019 JSSC FPEC DPLL 深度解析 — FPEC 技术 [7]，本文的对比基准
• Avallone 2021 TCAS1 BB-DPLL PN Analysis 深度解析 — 时变噪声模型
• Hwang KAIST 2022 JSSC PDS-ΔΣM Fractional-N DPLL 深度解析 — 同期先进 DPLL，互补的分数-N 视角