数字 CMOS PLL 架构与 TDC-DCO 设计

数字 PLL（DPLL）用 TDC 替代模拟 PFD/CP，用数字环路滤波器替代模拟 RC 滤波器，用 DCO 替代 VCO。DPLL 受益于 CMOS 工艺缩放（数字电路面积/功耗持续改善），是现代 SoC 中频率合成的主流方案。基于 Razavi Design of CMOS Phase-Locked Loops Ch.10 提炼。

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前后关系

前置知识：

• PLL基本结构与传递函数 — PLL 基本架构和传递函数框架
• 环路滤波器与电荷泵PLL — 模拟 CP-PLL 作为 DPLL 的对照
• 数字PLL传递函数与稳定性 — Gardner 的 DPLL z 域分析

外部关联：

• 相位噪声对PLL影响 — DPLL 中量化噪声对相位噪声的贡献
• PLL频率合成器 — DPLL 在频率合成中的应用
• 振荡器设计与相位噪声 — DCO 的振荡器基础

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原理介绍

1. DPLL 基本架构

f_ref ──→ [TDC] ──→ [数字LF] ──→ [DCO] ──→ f_out
              ↑                          |
              └──────────[÷N]────────────┘

模拟 PLL → 数字 PLL 的对应关系：

模拟 PLL 模块	数字 PLL 对应	功能
PFD + CP	TDC	相位误差 → 数字码
模拟 LF ($R_1,C_1,C_2$)	数字 LF（积分器+比例器）	环路滤波
VCO	DCO	数字控制字 → 频率

DPLL 的优势：

1. 受益于工艺缩放（数字电路面积和功耗持续改善）
2. 可编程性强（环路参数通过软件配置）
3. 无模拟器件老化/温度漂移问题
4. 易于与数字 SoC 集成

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2. TDC 基础（Time-to-Digital Converter）

基本 TDC（Flash/延迟链型）

REF ──→ [D_1] ──→ [D_2] ──→ ... ──→ [D_M] ──→ 温度计码
         ↑        ↑                  ↑
VCO ────→ CLK ───→ CLK ────────────→ CLK

• 延迟链由 $M$ 个反相器/缓冲器组成，每个延迟 ${\tau }_d$
• VCO 边沿采样延迟链各节点 → 输出温度计码
• 分辨率：$\Delta t={\tau }_d$（单个门延迟）
• 动态范围：$T_{range}=M\cdot {\tau }_d$

TDC 量化噪声

TDC 的量化误差在 $[-\Delta t/2,+\Delta t/2]$ 内均匀分布：

$${\sigma }_{q,TDC}^2=\frac{\Delta t^2}{12}$$

等效相位噪声（归一化到参考周期）：

$$S_{\varphi ,q}^{TDC}(f)=\frac{\Delta t^2}{12\cdot f_{ref}}[{\text{rad}}^2/\text{Hz}]$$

• 降低量化噪声的途径：减小 $\Delta t$（更细分辨率）或增大 $f_{ref}$

改进型 TDC 架构

TDC 类型	分辨率	动态范围	复杂度
Flash（延迟链）	${\tau }_d$	$M\cdot {\tau }_d$	$O(M)$
插值型	${\tau }_d/K$	$M\cdot {\tau }_d$	$O(M\cdot K)$
Vernier	$	\tau_1 - \tau_2	$
多路径/嵌套	${\tau }_d/K^2$	$M\cdot {\tau }_d$	$O(M\cdot K)$
带 $\Delta \Sigma$ 整形	带内 $<{\tau }_d$	$M\cdot {\tau }_d$	中等

Vernier TDC：使用两条延迟链，延迟分别为 ${\tau }_1$ 和 ${\tau }_2$（${\tau }_1>{\tau }_2$）：

$$\Delta t_{Vernier}={\tau }_1-{\tau }_2$$

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3. DCO 架构（Digitally-Controlled Oscillator）

离散频率问题

DCO 的频率由数字控制字 $d[n]$ 选择，频率不是连续的：

$$f_{DCO}(d)=f_0+d\cdot \Delta f_{LSB}$$

• $\Delta f_{LSB}$：最小频率步长
• 频率分辨率必须足够细，使量化噪声可接受

DCO 量化噪声

频率量化误差等效为相位噪声：

$$S_{\varphi ,q}^{DCO}(f)=\frac{\Delta f_{LSB}^2}{12\cdot f_{ref}^2}\cdot |1-H(j2\pi f){|}^2$$

• DCO 量化噪声被 PLL 高通整形（与 VCO 噪声类似）
• 设计约束：$\Delta f_{LSB}\ll f_{ref}$

DCO 实现——DAC 原理

DCO 本质上是一个数字控制的振荡器，频率由电容/电流矩阵控制：

电容矩阵 DCO（LC 振荡器）：

• 粗调（Coarse）：大电容阵列，$\Delta C_{coarse}$ → $\Delta f_{coarse}$ 大
• 中调（Medium）：中等电容阵列
• 细调（Fine）：小电容阵列，$\Delta C_{fine}$ → $\Delta f_{LSB}$ 小

$$C_{total}=C_0+d_{coarse}\cdot \Delta C_{coarse}+d_{medium}\cdot \Delta C_{medium}+d_{fine}\cdot \Delta C_{fine}$$

电流矩阵 DCO（环形振荡器）：

• 控制充放电电流的单元数量
• $f_{osc}=I_{ctrl}/(N\cdot C_{node}\cdot V_{swing})$

DCO 的增益线性度

理想 DCO：$K_{DCO}=\Delta f_{LSB}$ 恒定

实际 DCO：

• 电容矩阵的 $C$-$V$ 非线性 → $K_{DCO}$ 随控制字变化
• 频率范围边缘 $K_{DCO}$ 偏离标称值
• 影响：环路增益变化 → 带宽/稳定性变化
• 缓解：数字预失真校准

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4. 数字环路滤波器（DLF）

基本结构

相位误差 e[n] ──→ [K_P] ──────────────────→ (+) ──→ DCO 控制字
                │                            ↑
                └──→ [K_I / (1-z^{-1})] ────┘

比例-积分（PI）数字滤波器：

$$H_{DLF}(z)=K_P+\frac{K_I}{1-z^{-1}}$$

• $K_P$：比例增益（对应模拟 LF 的 $R_2$）
• $K_I$：积分增益（对应模拟 LF 的 $1/(R_2{C}_2)$）

与模拟 LF 的参数对应

模拟参数	数字参数	关系
$R_2$（零点电阻）	$K_P$	$K_P\propto R_2\cdot I_{CP}\cdot K_{VCO}$
$C_2$（零点电容）	$K_I$	$K_I\propto 1/(R_2{C}_2)$
$C_1$（积分电容）	$1/I_{CP}$	由 TDC 增益和 DCO 增益决定

环路参数设计

DPLL 的环路带宽和阻尼因子：

$${\omega }_n=\sqrt{K_I\cdot K_{DCO}\cdot K_{TDC}\cdot f_{ref}}$$ $$\zeta =\frac{K_P}{2}\sqrt{\frac{K_{DCO}\cdot K_{TDC}\cdot f_{ref}}{K_I}}$$

其中 $K_{TDC}$ 为 TDC 增益（码/rad），$K_{DCO}$ 为 DCO 增益（Hz/码）。

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5. DPLL 的量化噪声与动态范围

总输出相位噪声

$$S_{\varphi ,out}(f)=|H{|}^2{S}_{\varphi ,ref}+|1-H{|}^2{S}_{\varphi ,DCO}+|H{|}^2{S}_{\varphi ,q}^{TDC}+|1-H{|}^2{S}_{\varphi ,q}^{DCO}$$

噪声源	传递函数	备注
参考噪声	$H(s)$ 低通	与模拟 PLL 相同
DCO 相位噪声	$1-H(s)$ 高通	与 VCO 噪声类似
TDC 量化噪声	$H(s)$ 低通	DPLL 独有
DCO 量化噪声	$1-H(s)$ 高通	DPLL 独有

动态范围约束

TDC 动态范围必须覆盖最大相位误差：

$$T_{range}=M\cdot \Delta t>\frac{1}{f_{ref}}\cdot \frac{\Delta f_{max}}{f_{ref}}$$

其中 $\Delta f_{max}$ 为 DCO 频率与参考频率的最大偏差。

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6. DPLL vs 模拟 PLL 对比

维度	模拟 CP-PLL	数字 DPLL
鉴相	PFD + CP（模拟电流）	TDC（数字码）
滤波	RC 无源/有源	数字寄存器
振荡器	VCO（连续调谐）	DCO（离散调谐）
面积	受电容限制	随工艺缩放
噪声	CP 闪烁噪声主导	TDC 量化噪声主导
可编程性	有限（更换 R/C）	高（软件配置）
工艺缩放	不利（电压裕度↓）	有利（门延迟↓/面积↓）

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参考文献

1. Razavi, B. (2020). Design of CMOS Phase-Locked Loops, Ch.10. Cambridge University Press.
2. Staszewski, R. B., et al. (2005). “All-Digital PLL and Transmitter for Mobile Phones.” IEEE JSSC, 40(12), 2469-2482. [ADPLL 经典实现]
3. Gardner, F. M. (2005). Phaselock Techniques (3rd ed.), Ch.4. John Wiley & Sons. [DPLL z 域分析]

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Hybrid PLL 补充（2013–2025 论文实践）

差异定位：Razavi Ch.10 系统化教科书 DPLL（TDC+DCO+数字 LF），但工业界 hybrid PLL 用模拟 P-path 消除 TDC/BBPD 量化噪声，是先进节点下高性能 PLL 的主流实践。

• Hybrid PLL 核心：模拟 P-path（线性 PD → 无量化）+ 数字 I-path（BBPD → 无大电容）
• I-path 变体：BBPD + 数字积分（Ferriss 2014）、GRO-TDC（Kim 2019）、CCRO 积分器（Zhu 2017）、CS 积分器（Song 2025）
• P-path 变体：Switched resistor（Ferriss 2014）、FF-PD + passive LPF（Xu 2021）、SPD（Liu 2025）
• 关键技术：Sub-sampling PLL（Sharkia 2018）、OPDTPNC（Yang 2020）、CP-less bias-current-free（Xu 2021）、LC DTC（Liu 2025）

→ 详见 Hybrid PLL架构与技术

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