亚门级分辨率 TDC 与 TDC-ADC 应用

基于 Henzler《Time-to-Digital Converters》Ch.5-6 的系统化梳理。Ch.5 从插值因子 IF 出发，系统论述并行缩放、Vernier、脉冲收缩、LPI、GRO-TDC、时域放大器等六种亚门级延迟分辨率技术；Ch.6 将 TDC 推向系统级应用——DPLL 鉴相器及多种 TDC-ADC 架构。

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前后关系

前置知识：

• TDC架构统一框架与VernierΣΔ方法 — 已覆盖 Vernier/GRO/脉冲收缩 TDC
• TDC高级架构 — 双极/环路/DLL 等架构
• TDC性能指标与误差分析 — 性能评估框架

外部关联：

• 数字CMOS PLL架构与TDC-DCO设计 — DPLL 中的应用
• CT-ΔΣ调制基础与一阶CT-MOD1 — 时域量化器在 CT-ΔΣ 中的应用
• Hybrid PLL架构与技术 — GRO-TDC 在 HPLL 中的应用

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第一部分：亚门级延迟分辨率 TDC

技术分辨率 $T_{\text{tech}}$ 定义为最小工艺可实现延迟（通常为 FO2 反相器延迟）。插值因子：

$$IF:=\frac{T_{\text{tech}}}{T_{\text{LSB}}}\text{\hspace{1em}(5.1)}$$

亚门级延迟分辨率 TDC 使用先进电路技术，以 $IF>1$ 超越工艺极限。

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1. 并行缩放延迟元件 TDC

Henzler 提出的架构。基于 Logical Effort 模型：

$$t_d=p+gh\text{\hspace{1em}(5.2)}$$

其中 $p$ = 寄生延迟，$g$ = 逻辑努力，$h$ = 扇出。

延迟链中每级加载相同门：

$$t_d=p+g\text{\hspace{1em}(5.3)}$$

并行架构：Start 信号并行连接至所有延迟元件，各元件设计为递增延迟：

$$t_{d,n}=t_d^0+\Delta t_d\cdot n\text{\hspace{1em}(5.4)}$$

分辨率 $T_{\text{LSB}}=\Delta t_d$ 可通过晶体管宽度或负载电容准连续调谐。

start ──┬──► [DE0] ──► C0 ──► FF0 ──► Q0
        │──► [DE1] ──► C1 ──► FF1 ──► Q1
        │──► [DE2] ──► C2 ──► FF2 ──► Q2
        │   ...
        └──► [DEN-1]─► CN-1─► FFN-1► QN-1
                     ▲
stop ───────────────┘

性能参数

面积：

$$A_{\text{core}}^{\text{parallel}}=N\cdot \left(A_{\text{inv}}+A_{\text{FF}}+\frac{1}{2}(N+1)A_{\text{cap}}\right)\text{\hspace{1em}(5.5)}$$

其中 $N=T_{\text{max}}/T_{\text{LSB}}$。

平均功耗：

$$⟨P_{\text{core}}^{\text{parallel}}⟩=f_{\text{meas}}\cdot \frac{T_{\text{max}}}{T_{\text{LSB}}}\left(E_{\text{inv}}^{\text{rise}}+E_{\text{inv}}^{\text{fall}}+\frac{1}{2}(E_{\text{FF}}^{\text{rise}}+E_{\text{FF}}^{\text{fall}})+C_{\text{tune}}^{\text{tot}}{V}_{\text{DD}}^2\right)\text{\hspace{1em}(5.6)}$$

调谐电容总容量：

$$C_{\text{tune}}^{\text{tot}}=\frac{1}{2}{C}_{0}N(N+1),N=\frac{T_{\text{max}}}{T_{\text{LSB}}}\text{\hspace{1em}(5.7)}$$

转换时间和延迟：

$$T_{\text{conv}}^{\text{parallel}}=T,T_{\text{latency}}^{\text{parallel}}=0\text{\hspace{1em}(5.8-5.9)}$$

变化影响

局部延迟变化导致开关阈值紊乱，产生气泡错误（bubble errors）：

$$\max (DNL)=\frac{2\max (\epsilon )}{T_{\text{LSB}}}\text{\hspace{1em}(5.10)}$$

缓解方案：求和所有输出位。但对多信号转换场景（如 RF 信号）不直接适用。

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2. Vernier TDC

详见 TDC架构统一框架与VernierΣΔ方法。Henzler 补充了面积/功耗公式：

$$N=\frac{T_{\text{max}}}{t_{d1}-t_{d2}},T_{\text{LSB}}=t_{d1}-t_{d2}\text{\hspace{1em}(5.12)}$$

面积和功耗与 $T_{\text{LSB}}^2$ 成反比。变化影响：

$$DN{L}_n\propto \frac{\sqrt{\text{std}({\epsilon }_{d1}{)}^2+\text{std}({\epsilon }_{d2}{)}^2}}{T_{\text{LSB}}}$$

Vernier 与环路结合：$B_{\text{Vernier}}=M\cdot N_2+B_{\text{TDC}}$。

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3. 脉冲收缩 TDC（Pulse-Shrinking TDC）

利用非对称延迟链中脉冲宽度收缩：

$$T_{\text{LSB}}=|t_{\text{rise}}-t_{\text{fall}}|$$

$N$ 级后脉宽：$T^{\prime }=T-N\cdot T_{\text{LSB}}$

变化影响（第 $n$ 级后）：

$$T_n=T+\sum _{i=1}^n({\epsilon }_{\text{fall},i}-{\epsilon }_{\text{rise},i})$$

最小实用分辨率 $N_{\text{min}}=2\cdot IF$。

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4. 局部无源插值 TDC（LPI-TDC）

在延迟链级间插入电阻分压网络，实现精细分辨率：

$$V_{\text{int},i}=V_B+{\alpha }_i(V_A-V_B),{\alpha }_i=i/IF$$

核心优势：精度仅取决于电阻匹配，无额外有源元件。误差模型：

$${\epsilon }_{\text{LPI}}\approx (\Delta R/R)\cdot T_{\text{LSB}}$$

书中含 $IF=4$ 的完整设计实例。

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5. GRO-TDC（门控环振 TDC）

详见 TDC架构统一框架与VernierΣΔ方法。核心特性：

• 门控环形振荡器，停止后相位保持 → 量化误差记忆
• 一阶噪声整形：$\text{NTF}(z)=1-z^{-1}$
• 带内噪声显著低于非整形 TDC

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6. 时域放大器（Time Amplifier）

放大微小时间差后量化，使 TDC 等效分辨率提高 $\sqrt{A_T}$ 倍（$A_T$ 为放大倍数）。

局限性：书中对其实用性持质疑态度——放大过程中引入的额外 jitter 可能抵消分辨率收益。

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第二部分：TDC 系统应用

7. DPLL 鉴相器

TDC 作为时间域鉴相器检测 DCO 相位差。DPLL 对 TDC 的要求：

• 中分辨率（10-50 ps LSB）
• 高线性度
• 大动态范围（覆盖 DCO 周期）

详见 数字CMOS PLL架构与TDC-DCO设计。

8. 双斜率 TDC-ADC

将传统双斜率 ADC 的电压积分替换为时间测量：

$$T_2=\frac{V_{\text{in}}}{V_{\text{ref}}}\cdot T_1,B=\frac{T_2}{T_{\text{clk}}}=\frac{V_{\text{in}}}{V_{\text{ref}}}\cdot 2^N\text{\hspace{1em}(6.5)}$$

工作流程：

1. $V_{\text{in}}$ 在固定 $T_1$ 内对电容充电
2. 切换到 $V_{\text{ref}}$ 反方向放电至零
3. TDC 测量放电时间 $T_2$
4. $V_{\text{in}}$ 与 $T_2$ 成正比

9. PPM ADC（Pulse-Phase Modulation ADC）

利用脉冲相位调制将电压信息编码为脉冲位置，再由 TDC 数字化：

$$v(t)=I\cdot R\cdot \frac{t_s[m]-nT}{T},t_s[m]=nT+t[m]\text{\hspace{1em}(6.7)}$$

其中脉冲位置 $t_s[m]$ 相对于采样时钟 $nT$ 的偏移量携带输入电压信息。

10. CT-ΣΔ 时域量化器

CT-ΣΔ 调制器中用时域量化器替代传统 Flash ADC：

$$SN{R}_{\text{max}}=6.02\text{dB}\cdot N-3.41\text{dB}+30\text{dB}\cdot \lg (OSR)\text{\hspace{1em}(6.9)}$$

优势：时间域量化天然匹配 CT-ΣΔ 连续时间特性，避免电压域量化的诸多非理想性。

11. 异步 ΣΔ 调制器（ASDM）

无固定采样率 — 消除采样杂散，实现无杂散频谱：

特性	传统 ΣΔ	ASDM
采样率	固定 $f_s$	无固定采样率
杂散	采样杂散 + 谐波	无采样杂散
量化噪声	规则整形	不规则整形（更平坦）
复杂度	低	较高

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亚门级技术性能对比

技术	分辨率极限	面积	功耗	PVT敏感度	噪声整形	Henzler 地位
并行缩放	$\Delta t_d$（连续可调）	中-高	中	高	无	提出
Vernier	$t_1-t_2$（~1ps）	高	高	很高	隐含一阶	分析
脉冲收缩	上升-下降延迟差	中	低	高	无	分析
LPI	$T_{\text{LSB}}/IF$	小	低	低（电阻匹配）	无	提出
GRO-TDC	周期	小	中	中	明确一阶	应用
时域放大器	$\sqrt{A_T}\cdot$ 分辨率	中	中	高	无	质疑实用性

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参考

• Henzler Time-to-Digital Converters 深度解析 — 来源页，Ch.5-6
• TDC架构统一框架与VernierΣΔ方法 — Vernier/GRO/脉冲收缩 TDC 的详细分析
• TDC高级架构 — 双极/环路/层次化等高级架构
• 数字CMOS PLL架构与TDC-DCO设计 — DPLL 中 TDC 应用
• CT-ΔΣ调制基础与一阶CT-MOD1 — CT-ΔΣ 基础
• 数据转换器基础 — ADC 架构分类对照