频率分频器设计

分频器是 PLL 频率合成器中实现频率编程的核心模块。从静态锁存器到注入锁定分频器，不同架构在速度、功耗和面积上各有取舍。基于 Razavi Design of CMOS Phase-Locked Loops Ch.15 提炼。

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前后关系

前置知识：

• PLL频率合成器 — 分频器在 PLL 反馈路径中的角色
• PLL基本结构与传递函数 — 分频比 $N$ 对环路增益的影响

外部关联：

• 数字CMOS PLL架构与TDC-DCO设计 — DPLL 中的数字分频器
• 相位噪声对PLL影响 — 分频器噪声传递（$20\log N$ 恶化）

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原理介绍

1. 基本除 2 电路

静态除 2

最简单的分频器：一个 D 触发器，$\bar{Q}$ 反馈到 $D$：

        ┌──────┐
CLK ──→ │ D  Q ├──→ f_out = f_CLK / 2
        │   _  │
        └──┤Q──┘

• 每个上升沿翻转输出 → $f_{out}=f_{CLK}/2$
• 最大工作频率取决于触发器 $f_{max}$
• 占空比精确 50%（与输入无关）

动态除 2

使用传输门/动态逻辑替代静态触发器：

• 减少晶体管数量 → 降低功耗
• 需要最小时钟频率（否则动态节点漏电丢失数据）
• 适合高速、连续时钟场景

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2. 静态/动态锁存器设计

静态锁存器（C²MOS）

CLK ──→ 传输门 ──→ 反相器 ──→ 反馈反相器

• 两互补传输门（PMOS + NMOS）
• 时钟相位 1：输入采样
• 时钟相位 2：保持
• 面积：8-12 个晶体管

动态锁存器（TSPC）

真单相时钟（True Single-Phase Clock）逻辑：

• 仅使用 NMOS 或 PMOS 动态逻辑
• 晶体管数量少（4-6 个/锁存器）
• 速度更快，但存在电荷共享/漏电问题

源耦合锁存器（SCL/CML）

        V_DD
         │
        [R] [R]
         │   │
OUT+ ────┤   ├──── OUT-
         │   │
        [M1] [M2]  ← 差分对
         │   │
         └─┬─┘
           │
         [M_tail] ← 时钟控制
           │
          GND

• 电流模逻辑（CML）：恒定电流切换
• 速度最快（差分信号摆幅小 → 切换快）
• 功耗较高（恒定静态电流）
• 适合 GHz 以上频率

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3. 双模预分频器（Dual-Modulus Prescaler）

原理

用于整数-N PLL 的可编程分频器：

$$N_{total}=P\cdot S+A$$

其中：

• $P$：预分频比（通常 4/5、8/9、16/17）
• $S$：吞咽计数器（Swallow counter）
• $A$：可编程计数器

工作流程：

1. 前 $A$ 个周期：预分频器以 $P+1$ 分频
2. 后 $S-A$ 个周期：预分频器以 $P$ 分频
3. 总分频比：$N=(P+1)A+P(S-A)=PS+A$

双模 ÷4/5 预分频器实现

                    ┌─── SCL ÷2 ──┐
CLK ──→ [SCL ÷2] ──→              ├──→ f_out
                    └── ÷2/÷3 ────┘
                             ↑
                         MC（模式控制）

• MC=0：÷4（两级 ÷2）
• MC=1：÷5（第一级 ÷2 + 第二级 ÷3）

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4. RF 合成用分频器

脉冲吞咽（Pulse-Swallow）分频器

由 Razavi Ch.15 详细分析，广泛用于整数-N RF 合成器：

f_VCO ──→ [双模预分频器] ──→ [吞咽计数器 A] ──→ [可编程计数器 B]
                ↑                    │                    │
                └────────────────────┘                    │
                └─────────────────────────────────────────┘

• 吞咽计数器 $A$：计数到 $A$ 后切换预分频器模式
• 可编程计数器 $B$：计数到 $B$ 后复位
• 总分频比：$N=(P+1)A+P(B-A)=PB+A$

设计约束：

• 预分频器必须在最高频率工作 → CML/SCL 逻辑
• 吞咽计数器和可编程计数器可用低速 CMOS 逻辑
• $A\le B$（吞咽计数器不能超过可编程计数器）

Vaucher 分频器

改进的可编程分频器结构：

• 使用串联的 ÷2/÷3 单元
• 每个单元由控制位决定分频比
• $N$ 位控制 → 分频范围 $2^N$ 到 $3\times 2^{N-1}-1$（或更宽）
• 所有单元工作在相同速度 → 简化设计

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5. Miller 分频器（再生分频器）

原理

         ┌───────┐
f_in ──→ │ 混频器 ├──→ [LPF] ──→ [放大器] ──→ f_out = f_in/2
         │       ↑                              │
         └───────┴──────────────────────────────┘

• 将 $f_{out}$ 反馈到混频器
• 混频器输出：$f_{in}-f_{out}$ 和 $f_{in}+f_{out}$
• LPF 滤除和频，放大差频
• 稳态：$f_{out}=f_{in}-f_{out}$ → $f_{out}=f_{in}/2$

特点：

• 可用于 非整数分频（如 ÷1.5）
• 工作频率可达晶体管 $f_T$ 的 1/2 以上
• 缺点：面积大（需要混频器 + 滤波器 + 放大器）

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6. 注入锁定分频器（ILFD）

原理

将输入信号注入到自由运行振荡器中，迫使振荡器锁定在输入频率的 $1/N$：

f_in ──→ [注入端口] ──→ [自由运行振荡器 @ f_in/N] ──→ f_out = f_in/N

锁定范围：

$$\Delta f_{lock}\approx \frac{f_0}{2Q}\cdot \frac{V_{inj}}{V_{osc}}$$

其中 $V_{inj}$ 为注入信号幅度，$V_{osc}$ 为振荡器幅度，$Q$ 为谐振器品质因数。

特点：

• 面积小（仅一个振荡器 + 注入器件）
• 功耗低
• 锁定范围窄（通常 <10%）
• 对 PVT 变化敏感
• 常用于毫米波频段

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7. 分数分频器

数字分数分频

分频比在 $N$ 和 $N+1$ 之间按序列切换：

• 平均分频比 = $N+\alpha$（$\alpha$ 为分数部分）
• 产生量化相位误差 → 杂散
• 使用 $\Delta \Sigma$ 调制器控制分频序列 → 噪声整形

相位旋转分频

• 使用多相位输入 + 相位选择
• 每个周期选择一个不同相位 → 等效分数分频
• 无量化噪声（相位连续旋转）
• 需要多相位输入（如 DLL 提供）

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8. 分频器延迟与相位噪声

分频器引入的相位误差

理想分频器（÷N）：

$$S_{\varphi ,out}(f)=\frac{S_{\varphi ,in}(f)}{N^2}$$

相位噪声降低 $20\log N$。

实际分频器的额外噪声：

$$S_{\varphi ,out}(f)=\frac{S_{\varphi ,in}(f)}{N^2}+S_{\varphi ,div}(f)$$

其中 $S_{\varphi ,div}$ 为分频器自身噪声（主要来自触发器阈值噪声和电源噪声）。

分频器延迟对 PLL 的影响

分频器引入的传播延迟 ${\tau }_d$ 在 PLL 环路中增加额外相位延迟：

$$\Delta {\varphi }_{div}=2\pi f\cdot {\tau }_d$$

• 在 PLL 环路带宽附近，这个延迟可能降低相位裕度
• 高速分频器设计需最小化 ${\tau }_d$

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参考文献

1. Razavi, B. (2020). Design of CMOS Phase-Locked Loops, Ch.15. Cambridge University Press.
2. Craninckx, J., & Steyaert, M. (1996). “A 1.8-GHz CMOS Low-Phase-Noise Voltage-Controlled Oscillator with Prescaler.” IEEE JSSC, 31(12), 1922-1930. [分频器噪声分析]
3. Wang, H. (2001). “A 1.8V 3mW 16.8GHz Dual-Modulus Prescaler in 0.18μm CMOS.” ISSCC. [高速预分频器]

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相关页面

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• 数字CMOS PLL架构与TDC-DCO设计 — 数字分频器
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