TDC 高级架构

基于 Henzler《Time-to-Digital Converters》Ch.4 的系统化梳理，涵盖双极 TDC、环路 TDC、线性扩展 TDC、DLL-TDC、层次化 TDC、多事件 TDC、BIST 及时域量化器等 Henzler 原创架构。

前后关系

前置知识：

TDC架构统一框架与VernierΣΔ方法 — TDC 基础架构
TDC性能指标与误差分析 — DNL/INL/SSP/PVT 分析
数字CMOS PLL架构与TDC-DCO设计 — TDC 在 DPLL 中的应用

外部关联：

延迟锁定环DLL原理与设计 — DLL 基础
ADPLL相位数字化架构 — 双极 TDC 在 ADPLL 中的鉴相角色
Hybrid PLL架构与技术 — TDC 在 HPLL 中的应用

1. 双极 TDC（Bipolar TDC）

用于测量带符号的时间间隔（正负均可），这是 PLL 鉴相的基本需求。

传统方法的局限

传统方法通过偏斜 stop 信号实现双极测量，但引入大偏移误差，且偏移量对 PVT 敏感。

Henzler 双极 TDC 架构

使用 两个子 TDC 分别测量两个方向：

x ──────► Forward TDC (x→y) ──┐
                               ├── [-] ──► B_out(= ΔT)
y ──────► Reverse TDC (y→x) ──┘              (数字域减法)

核心原理：

Forward TDC 测量 $x \to y$ 时间间隔
Reverse TDC 测量 $y \to x$ 时间间隔
输出 $B = T D C_{x \to y} - T D C_{y \to x}$ ，产生无偏移的双极特性

优势：

无需偏斜元件 → 无额外噪声/面积/功耗
无 PVT 敏感偏移
每个子 TDC 仅需测量全程的一半 → 延迟链长度不增加
交叠区增益翻倍可通过数字域校正

2. 环路型 TDC（Looped TDC）

Henzler 的核心创新之一。短延迟线折叠成环路，Start 事件多次遍历，实现面积高效的大动态范围。

架构

stop ───────────────────► Sample Logic ──► B_TDC
                            ▲
start ──► MUX ──► [D]─►[D]─►...─►[D]─► (loop back)
              ▲         counter ◄──┤
              └──────────────────┘

输出计算

B = M \cdot B_{cnt} + B_{TDC} (4.1)

$M$ ：延迟链中延迟元件数
$B_{cnt}$ ：循环计数器值
$B_{TDC}$ ：延迟链细量化输出

关键设计问题

异步 stop 信号检测：Counter 可能在 timing event 到达前被错误关闭。Henzler 提出双触发器检测方案——使用 pulse 采样 stop 信号两次（FF-A 和 FF-B），根据 thermometer 码 MSB 判断是否需要 counter 减 1。

注意：Counter 的 1 LSB 错误 = 延迟链 $N$ 个 LSB 误差，严重影响精度。

反馈路径误差分析

反馈时间 $t_{feedback}$ ：

t_{feedback} = ⟨ N_{2} - N_{1} ⟩ \cdot T_{LSB}

单次循环的环路延迟：

t_{L} = max (N_{1}) \cdot T_{LSB} + t_{feedback} = (max (N_{1}) + ⟨ N_{2} - N_{1} ⟩) \cdot T_{LSB} (4.10)

校正后总延迟：

t_{d} = N \cdot t_{L} + N_{1} \cdot T_{LSB} (4.2)

t_{d} = N \cdot t_{L} + (max (N_{1}) + N_{2}) \cdot T_{LSB} (4.3)

3. 线性扩展 TDC Loop（Large TDC）

Henzler 提出——利用 校准精确确定反馈时间，消除反馈路径不确定度，实现线性、高精度、无死区连续测量。

校准机制

两计数器对参考时钟 $T_{ref}$ 周期计数：

T_{cal} = N_{1} T_{1} = N_{2} T_{2}

校准后时间差：

Δ T = T_{1} - T_{2} = \frac{T _{cal}}{N _{1} \cdot N _{2}} (N_{2} - N_{1}) = N \cdot T_{ref}

校准后 环路延迟精确已知，实现测量线性化与无死区连续操作。

4. DLL-TDC

利用 DLL（延迟锁定环）校准延迟链总延迟，使其精确匹配参考时钟周期。

架构

clk_ref ──► [D1]─►[D2]─►...─►[DN]─► PD ──► Charge Pump ──► LF ──► V_ctrl
                                    ▲
           └──── T_delay = T_ref ───┘

特性

方面	描述
每级延迟	$t_{d} = T_{ref} / N$ — 精确等于参考周期除以级数
PVT 敏感性	低 — 闭环负反馈自动调节，延迟链总延迟锁定为 $T_{ref}$
多相时钟	自然产生——各延迟节点时钟相位均匀分布
局限	需参考时钟（异步场景受限）+ DLL 锁定启动开销

5. 层次化 TDC（Hierarchical TDC）

粗精两级架构——短延迟链实现细分辨率，计数器/长延迟链覆盖大动态范围。

优势

面积 vs. 动态范围呈线性关系（而非指数）
可通过时间交叉存取（time-interleaving）提高吞吐量
粗量化级决定动态范围，细量化级决定分辨率：两者独立优化

6. 多事件 TDC

在单次测量中捕获多个时序事件（如脉冲串）。

核心挑战

事件标记与存储
事件间最小间隔（死区时间）约束
多事件相关性分析

典型应用

激光测距（LIDAR）—— 多回波检测
多通道粒子检测 —— 高能物理实验

7. 片内测试与特性化引擎（BIST）

Henzler 提出的内建自测试方案，实现自动化 TDC 特性测试：

测试码注入：通过已知时间间隔注入测试码
码密度测试（Code Density Test）：统计各码字出现频率
直方图分析：提取 DNL/INL 分布

BIST 使得 TDC 可在无外部精密测试设备的情况下完成产线级特性评估。

8. 时域量化器（Time Domain Quantizer）

将传统电压域量化器概念映射到时域：

输入：时间间隔
量化阈值：延迟线各级的延迟累积
输出：数字码

时域 vs 电压域量化器差异

维度	电压域量化器	时域量化器
参考	外部电压基准	延迟链自然定义的 $T_{LSB}$
噪声主导	热噪声	抖动（jitter）
工艺变化影响	阈值电压变化	延迟时间变化

9. 架构对比总结

架构类型	动态范围	分辨率	面积效率	功耗	线性度	关键创新
基本延迟链	小	$t_{d}$	优	低	中	—
计数+延迟链	大	$t_{d}$	良	中	中	两级混合
双极TDC	大	$t_{d}$	良	中	优	Henzler 原创
环路TDC	极大	$t_{d}$	优	低-中	中	Henzler 原创
线性扩展环路	极大	$t_{d}$	优	中	优	Henzler 原创
DLL-TDC	中	$t_{d} / N$	中	高	优	闭环校准
层次化TDC	大	$t_{d}$	优	中	中	粗精分层
多事件TDC	大	$t_{d}$	中	高	中	多捕获

参考

Henzler Time-to-Digital Converters 深度解析 — 来源页，Ch.4
TDC性能指标与误差分析 — TDC 性能体系
TDC架构统一框架与VernierΣΔ方法 — 架构分类
延迟锁定环DLL原理与设计 — DLL 基础
ADPLL相位数字化架构 — 双极 TDC 的 ADPLL 应用

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