延迟锁定环 DLL 原理与设计

延迟锁定环（DLL）使用电压控制延迟线（VCDL）替代 VCO，是一阶系统（无条件稳定），无相位噪声累积。DLL 在时钟相位对齐、多相位生成和频率倍增中广泛应用。基于 Razavi Design of CMOS Phase-Locked Loops Ch.11 提炼。

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前后关系

前置知识：

• PLL基本结构与传递函数 — PLL 传递函数框架，DLL 为其特例
• PLL鉴相器 — PFD 在 DLL 中同样使用
• 环路滤波器与电荷泵PLL — DLL 的 CP + LF 设计

外部关联：

• 数字CMOS PLL架构与TDC-DCO设计 — DLL-based DPLL 架构
• 振荡器设计与相位噪声 — DLL 无振荡器，无相位噪声累积

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原理介绍

1. DLL 基本结构

f_ref ──→ [PFD] ──→ [CP] ──→ [LF] ──→ [VCDL] ──→ f_out
            ↑                              |
            └──────────────────────────────┘

• VCDL（Voltage-Controlled Delay Line）：由 $N$ 个电压控制延迟单元级联
• 总延迟锁定到参考周期：$N\cdot t_d=T_{ref}$
• 无振荡器 → 输出是输入的延迟副本 → 无相位噪声累积

与 PLL 的关键差异

特性	PLL	DLL
核心元件	VCO（积分器 $K_o/s$）	VCDL（$K_d$ 延迟）
系统阶数	二阶（至少）	一阶
稳定性	需要补偿	无条件稳定
相位噪声	VCO 累积噪声	无累积（仅通过延迟）
输出频率	$f_{ref}$（锁定后）	$f_{ref}$（延迟副本）
抖动传递	低通	带通（取决于延迟级数）

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2. 环路动力学

一阶系统分析

DLL 的开环传递函数：

$$G(s)=K_d\cdot K_{VCDL}\cdot F(s)$$

其中：

• $K_d$：PFD+CP 增益 [A/rad]
• $K_{VCDL}$：VCDL 增益 [s/V]（控制电压 → 延迟变化）
• $F(s)$：环路滤波器传递函数

对于单电容滤波器 $F(s)=1/(sC)$：

$$H(s)=\frac{G(s)}{1+G(s)}=\frac{1}{1+sRC}$$

这是一阶低通系统，带宽 ${\omega }_{BW}=K_d\cdot K_{VCDL}/C$。

无条件稳定：一阶系统无相位裕度问题。

锁定条件

DLL 锁定要求 VCDL 的总延迟范围覆盖参考周期：

$$T_{min}\le T_{ref}\le T_{max}$$

其中 $T_{min}=N\cdot t_{d,min}$，$T_{max}=N\cdot t_{d,max}$。

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3. 延迟级数选择

延迟级数 $N$ 影响 DLL 的多项性能：

参数	$N$ 增大时的影响
延迟分辨率	$t_d=T_{ref}/N$ 更细
相位间距	$\Delta \varphi =360°/N$ 更细
VCDL 增益	$K_{VCDL}$ 增大（每级贡献叠加）
环路带宽	增大（需降低 $I_{CP}$ 或增大 $C$）
面积/功耗	增大
抖动传递	每级独立贡献抖动 → 总输出抖动增大

典型选择：$N=4$–$16$（取决于多相位需求）。

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4. PFD/CP 非理想性

DLL 中的 PFD/CP 非理想效应与 PLL 类似，但影响不同：

• 死区：${\theta }_e\approx 0$ 时增益为零 → 输出相位抖动（但不会导致不稳定）
• 电流失配：$I_{UP}\ne I_{DN}$ → 锁定后存在静态相位误差
• 纹波：CP 脉冲在 VCDL 控制线上产生纹波 → 输出边沿抖动

DLL 特有约束：

• VCDL 控制电压范围必须使总延迟恰好等于 $T_{ref}$
• 若 $V_{ctrl}$ 达到电源/地限制 → DLL 无法锁定（“out of range”）

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5. 供电噪声与相位噪声

供电噪声

DLL 的输出对供电噪声敏感（VCDL 延迟受 $V_{DD}$ 影响）：

$$\Delta t_d=K_{VCDL,supply}\cdot \Delta V_{supply}$$

• 缓解：使用稳压器供电或差分延迟单元

相位噪声

DLL 无振荡器 → 无 $1/f^2$ 或 $1/f^3$ 相位噪声区域。

DLL 输出的相位噪声主要由以下贡献：

• 输入参考的相位噪声（低通传递）
• VCDL 各延迟单元的热噪声（带通传递）
• CP 噪声（低通传递）

$$S_{\varphi ,out}(f)\approx |H(j2\pi f){|}^2{S}_{\varphi ,ref}(f)+S_{\varphi ,VCDL}(f)$$

其中 $S_{\varphi ,VCDL}$ 主要来自延迟单元的沟道热噪声。

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6. 多相位生成

DLL 的核心优势：$N$ 级 VCDL 自然提供 $N$ 个等间距相位：

$${\varphi }_k=k\cdot \frac{360°}{N},k=0,1,\dots ,N-1$$

应用：

• 多相位时钟：DDR 接口、ADC 采样时钟
• 相位插值：在相邻两相位之间插值获得更细的相位分辨率
• 时钟/数据对齐：CDR 中使用 DLL 调整采样相位

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7. 频率倍增 DLL

通过组合 DLL 多相位输出，可实现频率倍增：

边沿组合：将 $N$ 个相位的上升沿和下降沿组合 → 输出频率 $2N\cdot f_{ref}$

N=4: φ₀=0°, φ₁=90°, φ₂=180°, φ₃=270°
组合上升沿+下降沿 → 8 个边沿/周期 → f_out = 8·f_ref

• 限制：占空比必须精确为 50%，否则输出不均匀
• 占空比校正（DCC）：通常需要在 DLL 前加入 DCC 电路

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8. DLL/PLL 混合架构

结合 DLL 的稳定性和 PLL 的频率灵活性：

DLL 驱动的 PLL：

• DLL 锁定到参考时钟 → 提供精确多相位
• PLL 使用 DLL 的多相位作为参考 → 生成高频输出

PI-based 数字 DLL：

• 用相位插值器（PI）替代 VCDL
• 数字控制 PI 的插值比例
• 广泛用于 CDR 和时钟管理

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9. 相位插值与占空比校正

相位插值（Phase Interpolator）

在两相邻相位 ${\varphi }_A$ 和 ${\varphi }_B$ 之间插值：

$${\varphi }_{out}=(1-\alpha ){\varphi }_A+\alpha {\varphi }_B,0\le \alpha \le 1$$

• $\alpha$ 由数字控制码选择
• 分辨率取决于插值位数（典型 4-8 bit）
• 线性度是关键指标

占空比校正（Duty Cycle Correction）

DLL 要求输入时钟占空比为 50%：

• 偏离 50% → 多相位间距不均匀 → 输出频率不均匀
• DCC 电路：检测输出占空比 → 反馈调节输入缓冲器的阈值

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参考文献

1. Razavi, B. (2020). Design of CMOS Phase-Locked Loops, Ch.11. Cambridge University Press.
2. Baker, R. J. (2010). CMOS: Circuit Design, Layout, and Simulation (3rd ed.), Ch.19. [DLL 电路实现]
3. Maneatis, J. G. (1996). “Low-Jitter Process-Independent DLL and PLL Based on Self-Biased Techniques.” IEEE JSSC, 31(11), 1723-1732.

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