时钟与数据恢复 CDR 原理

时钟与数据恢复（CDR）电路从随机二进制数据中提取时钟信息并重建同步时钟。CDR 是高速有线通信（SerDes、光通信）的核心模块。基于 Razavi Design of CMOS Phase-Locked Loops Ch.13-14 提炼。

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前后关系

前置知识：

• PLL基本结构与传递函数 — CDR 本质是特殊 PLL
• PLL鉴相器 — CDR 中的 PD 设计与标准 PFD 不同
• 相位噪声对PLL影响 — CDR 的 jitter 传递/生成/容忍

外部关联：

• Wireline系统中Jitter与CDR — DaDalt/Gardner 对 CDR jitter 特性的分析
• 延迟锁定环DLL原理与设计 — DLL-based CDR 架构
• 数字CMOS PLL架构与TDC-DCO设计 — 数字 CDR 架构

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原理介绍

1. 随机二进制数据特性

NRZ 数据频谱

随机 NRZ（Non-Return-to-Zero）二进制数据的功率谱密度：

$$S_{data}(f)=A^2{T}_b\cdot {\text{sinc}}^2(f{T}_b)$$

其中 $T_b=1/f_b$ 为数据位周期，$A$ 为信号幅度。

关键特性：

• 频谱在 $f=0$ 处最大，$f=n/T_b$（$n=1,2,\dots$）处为零
• 无离散时钟分量（$f_b$ 处为零）→ 不能直接用窄带滤波器提取时钟
• 需要通过非线性操作（边沿检测）产生时钟谐波

边沿密度

• 随机数据中约 50% 的位有边沿（0→1 或 1→0）
• 连续相同位（CID, Consecutive Identical Digits）→ 无边沿 → 时钟信息丢失
• 编码（如 8b/10b）保证最小边沿密度

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2. 边沿检测时钟恢复

基本原理

对数据信号进行非线性操作产生时钟分量：

边沿检测器：对数据的每个边沿产生一个脉冲

数据:  ─┐  ┌──┐   ┌────┐  ┌─
       └──┘  └───┘    └──┘
边沿:   ↑  ↑  ↑   ↑    ↑  ↑
脉冲:  |  |  |   |    |  |

边沿检测器输出包含 $f_b$ 的离散分量 → 可用 PLL 锁定

过采样 vs 边沿采样

方法	原理	应用
过采样	采样率 $\gg f_b$，数字处理提取时钟	低速 CDR
边沿采样	在数据边沿处采样相位误差	高速 CDR

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3. CDR 鉴相器类型

Bang-bang PD（Alexander PD）

使用 3 个采样点检测相位误差方向：

       D1        D2        D3
数据 ──→[FF]──→[FF]──→[FF]──→ 逻辑
CLK  ────↑────────↑────────↑
       (0°)     (180°)    (360°)

• $D_1$：数据边沿前采样（early）
• $D_2$：数据边沿处采样（mid）
• $D_3$：数据边沿后采样（late）
• 输出：UP 或 DN（无中间值 → “bang-bang”）

s-曲线：

$$v_d({\theta }_e)=\{\begin{array}{ll}+1,& {\theta }_e>0\\ -1,& {\theta }_e<0\end{array}$$

• 增益 $K_{bb}$ 取决于数据边沿密度和信号幅度
• 非线性 PD → 环路分析需要统计线性化

Hogge PD（线性 PD）

使用 2 个触发器和 2 个锁存器：

• 输出脉冲宽度正比于相位误差 $|{\theta }_e|$
• s-曲线为三角波：$v_d=K_d{\theta }_e$（$|{\theta }_e|<\pi$）
• 线性：增益 $K_d$ 恒定（与数据模式无关）
• 缺点：对数据不对称（0→1 和 1→0 边沿不对称）敏感

半速率 PD

采样时钟频率为数据速率的一半（$f_{clk}=f_b/2$）：

• 半速率 bang-bang PD：在时钟的上升沿和下降沿各采样一次
• 半速率线性 PD：输出脉冲宽度正比于 ${\theta }_e$

优势：

• 时钟频率减半 → 时钟生成更容易
• 可恢复偶数/奇数位数据（双路输出）

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4. CDR 架构

PLL-based CDR

Data ──→ [PD] ──→ [LF] ──→ [VCO] ──→ CLK_out
           ↑                    |
           └────────────────────┘

• 标准 PLL 结构，PD 替换为数据-时钟 PD
• VCO 输出即为恢复的时钟
• 数据用恢复时钟重定时（retiming）

DLL-based CDR

Data ──→ [PD] ──→ [LF] ──→ [VCDL] ──→ CLK_out
           ↑         ↑                  |
           └──f_ref──┘──────────────────┘

• 使用参考时钟锁定 VCDL 延迟
• 无振荡器 → 无相位噪声累积
• 需要参考时钟（频率 = $f_b$ 或 $f_b/N$）

PI-based CDR（相位插值器）

f_ref ──→ [DLL] ──→ N 相位
                      ↓
Data ──→ [PD] ──→ [数字LF] ──→ [PI] ──→ CLK_out

• DLL 生成多相位参考
• PI 根据数字 LF 输出选择/插值相位
• 全数字控制，易于 SoC 集成

数字 CDR（Mueller-Müller / Baud-rate）

• 使用 ADC 对数据过采样
• 数字信号处理提取时钟相位
• 灵活，但功耗和延迟较高

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5. 频率捕获

CDR 上电时 VCO 频率可能偏离数据速率 → 需要先捕获频率再锁定相位。

频率检测方法

1. 参考频率锁定：使用参考时钟将 VCO 频率锁定到 $f_b$ 附近
2. 频率检测器（FD）：检测数据速率与 VCO 频率的偏差
   • 常用：数据过零密度检测
   • 或：使用预编码的训练序列
3. 双环 CDR：频率环 + 相位环并行工作

频率捕获范围

$$\Delta f_{pull-in}\approx \frac{{\omega }_n^2}{2\pi f_b}$$

• 与 PLL 类似，但 CDR 的 PD 增益取决于数据模式

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6. Jitter 特性

CDR 的三种 jitter 规范（与 Wireline系统中Jitter与CDR 一致）：

Jitter 传递（Jitter Transfer）

CDR 对输入 jitter 的传递函数：

$$H_{jitter}(s)=\frac{{\theta }_{out}(s)}{{\theta }_{in}(s)}=H(s)$$

• 低频输入 jitter 被跟踪（输出跟随输入）
• 高频输入 jitter 被抑制

Jitter 生成（Jitter Generation）

CDR 自身产生的 jitter（输入无 jitter 时）：

$${\sigma }_{gen}^2={\int }_0^{\infty }{S}_{\varphi ,VCO}(f)\cdot |1-H(j2\pi f){|}^{2}df+{\int }_0^{\infty }{S}_{\varphi ,PD}(f)\cdot |H(j2\pi f){|}^{2}df$$

• 来源：VCO 相位噪声、PD 噪声、CP 噪声

Jitter 容忍（Jitter Tolerance）

CDR 能容忍的最大输入 jitter（不产生误码）：

$$J_{tol}(f_m)=\frac{{\Phi }_{max}}{|1-H(j2\pi f_m)|}$$

其中 ${\Phi }_{max}$ 为最大允许相位偏差（通常 $\pm 0.5$ UI）。

• 低频容忍度高（CDR 能跟踪低频 jitter）
• 高频容忍度低（CDR 无法跟踪高频 jitter，但输入 jitter 被衰减）

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7. Bang-bang CDR 的特殊分析

等效线性增益

Bang-bang PD 的等效增益（统计线性化）：

$$K_{bb}=\frac{2}{\sqrt{2\pi }{\sigma }_{\theta }}$$

其中 ${\sigma }_{\theta }$ 为输入相位 jitter 的 RMS 值。

• $K_{bb}$ 与输入 jitter 成反比 → jitter 越大，环路增益越小

稳定性约束

Bang-bang CDR 的环路延迟 ${\tau }_d$ 对稳定性的约束：

$${\omega }_n\cdot {\tau }_d<0.5\text{（近似约束）}$$

• 环路延迟来自 PD、LF、分频器等
• 高速 CDR 中 ${\tau }_d$ 是主要限制因素

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参考文献

1. Razavi, B. (2020). Design of CMOS Phase-Locked Loops, Ch.13-14. Cambridge University Press.
2. Razavi, B. (2002). Design of Integrated Circuits for Optical Communications (2nd ed.), Ch.9-10. [CDR 系统级设计]
3. Alexander, J. D. H. (1975). “Clock Recovery from Random Binary Signals.” Electronics Letters, 11(22), 541-542. [Alexander PD 原始论文]
4. Hogge, C. R. (1985). “A Self Correcting Clock Recovery Circuit.” IEEE J. Lightwave Tech., 3(6), 1312-1314. [Hogge PD]

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