Hybrid PLL 架构与技术

Hybrid PLL（HPLL）将 PLL 环路控制拆分为模拟比例（P）路径和数字积分（I）路径（或反之），结合模拟 PLL 的线性相位检测优势与数字 PLL 的面积/可编程性优势。HPLL 解决了纯 BB-DPLL 的非线性 limit cycle 与量化噪声问题，同时避免了模拟 PLL 中大环路滤波电容的面积开销，是先进 CMOS 节点下高性能频率合成的主流架构。基于 10 篇 JSSC/TCAS 论文（2013–2025）提炼。

前后关系

前置知识：

PLL基本结构与传递函数 — PLL 传递函数框架、Type I/II 定义
数字CMOS PLL架构与TDC-DCO设计 — DPLL 架构、TDC/DCO 量化噪声
环路滤波器与电荷泵PLL — 模拟 CP-PLL 作为对照

外部关联：

相位噪声对PLL影响 — HPLL 中 P/I 路径的噪声传递差异
PLL频率合成器 — HPLL 在整数-N/分数-N 频率合成中的应用
时钟与数据恢复CDR原理 — Bang-bang PD 的非线性增益特性

1. Hybrid PLL 动机与定义

1.1 三种传统架构的瓶颈

架构	优势	瓶颈
模拟 CP-PLL	线性 PD、低量化噪声	大环路滤波电容（ $\sim$ 10–100 pF）占面积、CP 电流失配→杂散
BB-DPLL	面积小、CMOS 友好	BBPD 硬非线性→limit cycle、有效增益 $\propto 1/ σ_{ji t}$ 、锁定恢复慢
TDC-DPLL	多 bit 量化改善线性	sub-ps TDC 功耗/面积大、量化噪声→VCO 噪声带宽权衡

1.2 Hybrid PLL 核心思想

将环路控制拆分为两条独立路径：

模拟 P-path：线性相位检测 → 无量化误差 → 主导带外噪声和稳态 jitter
数字 I-path：BBPD + 数字积分 → 无大电容 → 主导频率捕获和 Type-II 响应

两条路径共享同一 PD 或使用双输出 PD，VCO/DCO 同时接受模拟和数字控制。

vs BB-DPLL 的关键优势：

P-path 线性 → 无 limit cycle、无 BBPD 增益依赖噪声问题
噪声事件恢复速度接近模拟 PLL
无需大环路滤波电容

vs 模拟 PLL 的关键优势：

数字 I-path 无需大电容，面积显著缩小
I-path 增益可编程，便于数字校准
受益于 CMOS 工艺缩放

2. 双路径架构通用框架

2.1 噪声传递函数分析

HPLL 的 P-path 和 I-path 有不同噪声源，传递函数须分别分析（Kim 2019）：

\frac{ϕ _{O U T}}{ϕ _{n, A}} = \frac{s N K _{P}}{s ^{2} N + s K _{P} + K _{I}} (P-path \to bandpass)

\frac{ϕ _{O U T}}{ϕ _{n, D}} = \frac{N K _{I}}{s ^{2} N + s K _{P} + K _{I}} (I-path \to lowpass)

其中 $K_{P}$ , $K_{I}$ 分别为 P-path 和 I-path 增益（含 VCO 增益）， $ϕ_{n, A}$ , $ϕ_{n, D}$ 分别为 P/I 路径 PD 等效输入噪声。

闭环极点（假设 $ω_{P 2} ≫ ω_{P 1}$ ）：

ω_{P 1} \approx \frac{K _{I}}{K _{P}}, ω_{P 2} \approx ω_{B W} \approx \frac{K _{P}}{N}

2.2 设计要点

P-path 噪声 $ϕ_{n, A}$ 通过 bandpass TF → 主导 $ω_{P 1}$ 到 $ω_{P 2}$ 之间
I-path 噪声 $ϕ_{n, D}$ 通过 lowpass TF → 主导低频段
传统 BB-HPLL： $ϕ_{n, D}$ 大（BBPD 量化噪声）→ 需 $ω_{P 1}$ 小 → $K_{I} ≪ K_{P}$
GRO-TDC HPLL（Kim 2019）： $ϕ_{n, D}$ 小且低频整形 → 可增大 $ω_{P 1}$ → 减小 $ϕ_{n, A}$ 贡献

3. I-path 实现技术

3.1 Digital I-path with BBPD

2014 Ferriss：BBPD + 24-bit 数字积分器 + redundant-number DAC 直接嵌入 VCO

Mutex 抗亚稳态：NAND latch 输出经 mutual exclusion element，确保输入差 ≥ $V_{t h, N}$ 后才传播
Redundant numbering：匹配要求介于 binary 与 thermometer 之间，减少版图寄→增大调谐范围
$ΣΔ$ 调制器驱动细调 varactor

3.2 GRO-TDC 替代 BBPD

2019 Kim：用 gated-ring-oscillator TDC 替代 BBPD

GRO-TDC 量化噪声整形（低频噪声小）→ 可增大 $K_{I}$ 减小带内噪声
P-path 用 switched RC（无 op-amp）→ 低功耗
共享 PD 用于 P 和 I 路径 → 无 P/I 路径 PD 失配→低参考杂散

3.3 Time-Based Integrator（ROI）

2017 Zhu：用环形振荡器（CCRO）实现无损积分，替代环路滤波电容

CCRO 电流-相位传递函数：

\frac{Θ _{CCR O_{I}} ( s )}{i _{in} ( s )} = \frac{K _{CCR O_{I}}}{s}

CCRO 输出频率正比于输入电流，相位=频率积分 → 无损积分器
PD 将 CCRO 相位转为 PWM → D2I 转换后驱动主 VCO
Pseudo-differential ROI 抑制 PWM 引入的杂散 tone
面积仅 0.0021 mm²（65 nm），0.6–1.2 V 宽电压工作

2025 Song 系统分析了 CS 积分器 HPLL：

主从开关电容 $C_{1}$ , $C_{2}$ 间的电荷再分配实现积分
离散时间迭代方程：

V_{C} [k] = \frac{C _{1}}{C _{1} + C _{2}} V_{P D} [k] + \frac{C _{2}}{C _{1} + C _{2}} V_{C} [k - 1]

超紧凑面积（ $C_{1}$ , $C_{2}$ 均为 fF 级）
引入额外非线性（电容充电/放电）→ 杂散 tone
事件驱动行为模型 + 离散时间 z 域噪声模型精确预测 PN PSD

4. P-path 实现技术

4.1 Switched Resistor

2014 Ferriss：PFD 的 UP/DN PWM 信号驱动 switched resistor → 模拟 varactor

比例控制电压始终在共模附近（因积分功能已从模拟路径移除）
无需宽动态范围 CP

4.2 Switched RC / Sample-and-Hold

2019 Kim：PFD + switches + capacitors 实现 P-path LPF

无 op-amp/电流源 → 低功耗
故意引入静态相位偏移，使仅 UP 信号有效 → 简化 P-path 设计

4.3 Flip-Flop PD + Passive LPF

2021 Xu：JK-FF 作为 PD，后接差分 2nd-order RC LPF

FF-PD 增益 $K_{P D} = V_{DD} / (2 π)$
Rail-to-rail 输出 → CM 自动锁定 $V_{DD} /2$ → 无需 CMFB
大纹波 → 需 programmable notch filter 抑制参考杂散
CP-less 设计 → 低压友好（0.65 V 核心）

4.4 Voltage-Mode PD + RDAC CM Ripple Cancellation

2025 Feng：Time-interleaved FF-PD（TI-FFPD）+ 6-bit VPI

差分 varactor 失配导致 CM ripple 消除不完美 → 参考杂散
RDAC 独立调节正/负路径 CM → 杂散抑制 >18 dB
6-bit voltage-mode phase interpolator（VPI）消除 $ΔΣ$ 量化噪声

4.5 Sampling Phase Detector（SPD）

2025 Liu：模拟采样 PD 用于锁定后低噪声运行

锁定期间 analog-path-dominant → 低 jitter（36.8 fs RMS）
锁定过程 digital-path-dominant → 快速频率捕获

5. Sub-Sampling PLL

2018 Sharkia 提出 Type-I sub-sampling PLL + ADFLL 混合频率合成器：

5.1 Sub-Sampling PD 特性

SS-PD 直接对 VCO 输出采样 → PD 增益 $\propto V_{V CO, s w in g}$ （无 $N^{2}$ 噪声放大）
与传统 PFD-CP 对比：in-band PN 显著改善，允许更大环路带宽

5.2 Type-I vs Type-II SS-PLL

特性	Type-II SS-PLL	Type-I SS-PLL（本论文）
稳定性	需大 LF 电容 + pulser	固有稳定（少一个积分器）
LF 面积	大	紧凑（100×100 μm²）
参考杂散	低（零相位锁定）	需仔细设计（非零相位偏移）
VCO 闪烁噪声抑制	强（高 DC 增益）	较弱

5.3 设计创新

紧凑 SS-PD 同时充当 LF → 电路完全集成在 VCO 电感下方
ADFLL 负责粗频率锁定（替代模拟 FLL）
实测：5 GHz, -255 dB FOM, sub-200 fs RMS jitter, 1.1 mW, -64.1 dBc ref spur

6. 相位噪声消除（PNC）

2020 Yang 提出开环离散时间相位噪声消除（OPDTPNC）：

6.1 原理

Type-II PLL 输出级联 OPDTPNC 模块
对 VCO 输出进行 sub-sampling 提取相位噪声 → 离散时间前馈消除
等效滤波带宽 $\approx f_{re f} /4$ （接近相位重对齐 ILCM/MDLL）

6.2 Gain Tracking 与 PVT 鲁棒性

Sampler 和 corrector 使用相同电路结构 + PVT tracking bias
PVT 变化时两模块增益同步漂移 → 消除精度自保持
实测：温度 0–100°C, 电源 ±5%, 环路增益 6 dB 变化 → jitter 退化 <9%

6.3 性能

2.4 GHz, 28 nm, 0.023 mm², 4.1 mW
有/无 OPDTPNC：248 fs / 686 fs RMS jitter
参考杂散：-63 dBc

7. 校准与自校准

7.1 Dual-Path PLL 的 VCO 增益去敏

2013 Ferriss：双路径 Type-II PLL 中 P-path 固有去敏：

P-path 无长期记忆 → 锁定后工作在共模点 → 仅对 VCO 调谐曲线的单点敏感
I-path 电压随频率变化 → 对 VCO $K_{V CO}$ 非线性敏感 → 需校准

7.2 Integral Path Self-Calibration

临时禁用 P-path（ $K_{P} = 0$ ）
注入正/负相位阶跃 → 测量 I-path 瞬态响应
从响应中提取 I-path 增益 → 调整 CP 电流
重新启用 P-path

避免 P-path 饱和问题
增益 peaking spread 从 2.4 dB → 1 dB（70 片 wafer 测量）

7.3 VCO Band Selection

2014 Ferriss：4-bit coarse tuning + 独立校准环路选择 VCO 频段

8. 快速跳频

2025 Liu 提出 ultra-low-jitter fast-hopping fractional-N PLL：

8.1 Counter + Divider 混合频率检测

高速 counter（quadruple timing margin, 支持 >20 GHz）检测 VCO 频率
Counter 与 feedback divider 合并 → 跳频和稳态共用
不依赖 DCO 调谐曲线线性度 → 鲁棒频率切换

8.2 LC DTC 替代 RC DTC

传统 RC DTC：延迟由 RC 时间常数决定 → 热噪声大
LC DTC：延迟由 LC 谐振决定 → 低噪声潜力
改善分数-N PLL 的 DTC 噪声 → 降低 jitter

8.3 Hybrid Proportional Paths

锁定期间：digital-path-dominant（BWGS 加速）
锁定后：analog-path-dominant（SPD 低噪声）
实测：0.52 μs 跳频（3.5 GHz 步进, 80 ppm），36.8 fs RMS jitter（整数-N），34 mW

9. 低压低功耗设计

9.1 Bias-Current-Free CP-less HPLL（2021 Xu）

无 CP、无偏置电流 → 0.65 V 核心供电
JK-FF PD + 差分 RC LPF + notch filter
FIR-embedded $ΔΣ$ 调制 → 降低量化噪声 + 增强 PD 线性
1.2 GHz, 65 nm, 1.85 mW, -97 dBc/Hz @1 MHz, -76 dBc ref spur

9.2 0.6 V BLE TX with Hybrid PLL（2025 Feng）

Sub-mW hybrid PLL 用于闭环调制
SCS D/VCO + 1:2 transformer → 低压升压 + 电流效率翻倍
Shared bias resistor for differential varactor → 偏置电阻噪声对消
Class-E/F₂ PA + duty-cycle control → HD3 抑制（duty=1/3）
系统效率 25.1% @0 dBm, 0.46 mm²

10. 跨论文对比总表

论文	年份	频率	工艺	Jitter (RMS)	功耗	面积	FOM (dB)	核心创新
Ferriss 2013	2013	20.1–26.7 GHz	32nm SOI	—	—	—	—	Integral path self-cal
Ferriss 2014	2014	28 GHz	32nm SOI	199 fs	31 mW	14×160 μm²	—	Hybrid PLL + redundant DAC
Zhu 2017	2017	2.2 GHz	65nm	3.73 ps	1.82 mW	0.0021 mm²	—	Time-based ROI integrator
Sharkia 2018	2018	5 GHz	65nm	<200 fs	1.1 mW	100×100 μm²	-255	Type-I SS-PLL + ADFLL
Kim 2019	2019	4.8 GHz	65nm	2.08 ps	2.22 mW	—	—	GRO-TDC in I-path
Yang 2020	2020	2.4 GHz	28nm	248 fs	4.1 mW	0.023 mm²	—	OPDTPNC, calibration-free
Xu 2021	2021	1.2 GHz	65nm	—	1.85 mW	—	—	CP-less, bias-current-free
Liu 2025	2025	—	28nm	36.8 fs	34 mW	0.21 mm²	—	Fast-hopping + LC DTC
Feng 2025	2025	2.4 GHz	65nm	—	<1 mW PLL	0.46 mm² TX	—	0.6V BLE TX + RDAC CM cancel
Song 2025	2025	—	—	—	—	—	—	CS-integrator HPLL 理论建模

双向链接

概念页：

数字CMOS PLL架构与TDC-DCO设计 — DPLL 基础、TDC/DCO 量化噪声分析
PLL基本结构与传递函数 — Type I/II 定义、传递函数框架
环路滤波器与电荷泵PLL — 模拟 CP-PLL 对照
相位噪声对PLL影响 — PLL 噪声传递分析
时钟与数据恢复CDR原理 — BBPD 非线性增益
数字PLL传递函数与稳定性 — DPLL z 域分析

来源页：

Ferriss IBM 20-28GHz Dual-Path PLL 深度解析 — 2013+2014 JSSC
Zhu Time-Based Integral Control PLL 深度解析 — 2017 JSSC
Sharkia Type-I Sub-Sampling PLL 深度解析 — 2018 JSSC
Kim GRO-TDC Hybrid PLL 深度解析 — 2019 TCAS-II
Yang Calibration-Free OPDTPNC PLL 深度解析 — 2020 TCAS-I
清华 CP-less Hybrid PLL 与 BLE TX 深度解析 — 2021 TCAS-I + 2025 JSSC
Liu Ultra-Low-Jitter Fast-Hopping Hybrid PLL 深度解析 — 2025 JSSC
Song CS-Integrator Hybrid PLL 分析深度解析 — 2025 TCAS-I

实体页：

Mark Ferriss — IBM dual-path PLL
Pavan Kumar Hanumolu — Time-based PLL
Seonghwan Cho — GRO-TDC HPLL
Woogeun Rhee — CP-less HPLL, BLE TX
Behzad Razavi — CMOS PLL 教材

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1. Hybrid PLL 动机与定义

1.1 三种传统架构的瓶颈

1.2 Hybrid PLL 核心思想

2. 双路径架构通用框架

2.1 噪声传递函数分析

2.2 设计要点

3. I-path 实现技术

3.1 Digital I-path with BBPD

3.2 GRO-TDC 替代 BBPD

3.3 Time-Based Integrator（ROI）

3.4 Charge-Sharing Integrator（CS）

4. P-path 实现技术

4.1 Switched Resistor

4.2 Switched RC / Sample-and-Hold

4.3 Flip-Flop PD + Passive LPF

4.4 Voltage-Mode PD + RDAC CM Ripple Cancellation

4.5 Sampling Phase Detector（SPD）

5. Sub-Sampling PLL

5.1 Sub-Sampling PD 特性

5.2 Type-I vs Type-II SS-PLL

5.3 设计创新

6. 相位噪声消除（PNC）

6.1 原理

6.2 Gain Tracking 与 PVT 鲁棒性

6.3 性能

7. 校准与自校准

7.1 Dual-Path PLL 的 VCO 增益去敏

7.2 Integral Path Self-Calibration

7.3 VCO Band Selection

8. 快速跳频

8.1 Counter + Divider 混合频率检测

8.2 LC DTC 替代 RC DTC

8.3 Hybrid Proportional Paths

9. 低压低功耗设计

9.1 Bias-Current-Free CP-less HPLL（2021 Xu）

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10. 跨论文对比总表

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