CT-ΔΣ 时间常数变化与时钟抖动

时间常数变化和时钟抖动是 CT-ΔΣ 调制器面临的两大物理层挑战。RC 乘积随工艺/温度变化可导致 NTF 畸变甚至调制器失稳，需 RC 调谐环（如 PLL 辅助调谐）将时间常数恢复到标称值的 ±5% 以内。时钟抖动的机制在 CT-ΔΣ 中与 DT-ΔΣ 本质不同——CT-ΔΣ 的抖动噪声来自反馈 DAC 的边沿抖动调制反馈波形，而非输入采样误差。

前后关系

上下文：

§9.2 讨论时间常数变化对 NTF 的影响及 RC 调谐方法
§9.3 系统分析时钟抖动在 DT-ΔΣ 和 CT-ΔΣ 中的不同机制，覆盖 NRZ/RZ/单比特/多比特等场景

与 Ch.8 的联系：

CT-ΔΣ环路滤波器拓扑与建模方法 — 环路滤波器由 RC 积分器实现，时间常数决定 NTF
高阶CT-ΔΣ调制与DAC脉冲形状效应 — DAC 脉冲形状直接影响抖动敏感性
CT-ΔΣ调制基础与一阶CT-MOD1 — 脉冲不变变换假设 DAC 脉冲边沿精确对齐

后续章节：

§9.4-§9.5（CT-ΔΣ时钟抖动缓解与FIR反馈DAC）给出抖动缓解方案
§9.6（CT-ΔΣ比较器亚稳态分析）信号相关延迟与抖动相似

原理介绍

§9.2 时间常数变化

物理来源

有源 RC 和 Gm-C 积分器的传输函数为：

\frac{V _{o u t} ( s )}{V _{in} ( s )} = \frac{1}{s CR}

R 和 C 值随工艺和温度变化可达 ±20–30%。

对 NTF 的影响

设所有 RC 乘积同比例变化因子 $k$ ，则 $L_{1} (s) \to L_{1} (s / k)$ ：

$k < 1$ （RC 变小/时间常数变快）：
- 带内 $∣ L_{1} ∣$ 增加 → NTF 在低频更小 → 噪声整形更好
- 带外 NTF 增益增加 → MSA 降低（Bode 灵敏度积分预测）
- 时域表现：输出序列”更剧烈的摆动”
$k > 1$ （RC 变大/时间常数变慢）：
- 带内 $∣ L_{1} ∣$ 减小 → 带内量化噪声增加
- 带外 NTF 增益减小

Bode 灵敏度积分：环路增益的幅度变化在带内和带外之间存在”面积守恒”——不可能仅在不影响带外的情况下改善带内的噪声整形。这一原理决定了 RC 变化对 NTF 带内/带外影响的互补性。

稳定性考虑：高阶负反馈环路是条件稳定的，RC 偏离标称值较大时调制器可能失稳。±30% RC 变化对 OBG = 3 的三阶调制器的影响如图 9.15 所示——快 RC 时 NTF 带外增益显著抬升。

RC 调谐方法

图 9.17 给出一种典型的 RC 复制调谐环：

电流 $I$ 在数字可编程电容阵列上积分，时间 $T$
电容上电压与同一电流通过电阻 $R$ 产生的参考电压 $I R$ 比较
比较器输出指示 $RC / T > 1$ 还是 $< 1$
逐次逼近逻辑调整电容阵列的数字码，使 $RC \to T$
调谐得出的电容阵列码同时应用到调制器中所有积分器的电容阵列上

通过这种复制调谐，可将 RC 时间常数校准到 $T$ 附近，确保 NTF 接近设计值。

§9.3 时钟抖动

DT-ΔΣ vs CT-ΔΣ 的根本区别

DT-ΔΣ（图 9.18a）：

输入在调制器前端采样，抖动误差 $\propto$ 输入电压变化率
$e_{j t} [n] = \frac{d u}{d t} \cdot Δ t [n]$
对于幅度 $A$ 、频率 $f_{in}$ 的正弦输入： $SNR_{jitter} = \frac{OSR}{4 π ^{2} ( f _{in} σ _{t} ) ^{2}}$
DT 电路以半周期内稳定为目标，时钟抖动不影响调制器内部

CT-ΔΣ（图 9.19）：

输入在环路滤波器内部连续处理，时钟抖动通过两个机制引入：
- ADC 采样抖动 $e_{a d c}$ ：被 NTF 噪声整形，影响可忽略
- DAC 反馈抖动 $e_{d a c}$ ：直接加在输入端，不被整形，是带内噪声的主要来源

CT NRZ DAC 的抖动分析（§9.3.2）

图 9.21 给出了 NRZ DAC 的抖动模型：

e_{d a c} (t) = \sum Δ t [n] \cdot (v [n] - v [n - 1]) \cdot pulse (t - n T)

在低频等效模型中， $e_{d a c} (t)$ 等效于 DAC 输入端的附加序列：

e_{j} [n] = (v [n] - v [n - 1]) \frac{Δ t [ n ]}{T}

$e_{j} [n]$ 的均方值：

\overline{e_{j}^{2}} = \frac{σ _{t}^{2}}{T ^{2}} \cdot \overline{(v [n] - v [n - 1])^{2}}

$\overline{(v [n] - v [n - 1])^{2}}$ 的频域计算：设 $v [n] = u [n] + (e * h) [n]$ ，其中 $u$ 为带内信号（STF ≈ 1）， $e$ 为量化噪声， $h$ 为 NTF 脉冲响应：

\overline{(v [n] - v [n - 1])^{2}} = \frac{1}{3} \int_{0}^{π} ∣1 - e^{- jω} ∣^{2} \cdot ∣ NTF (e^{jω}) ∣^{2} \frac{d ω}{π}

带内抖动噪声：

J = \frac{σ _{t}^{2}}{T ^{2}} \cdot \frac{1}{OSR} \cdot \frac{1}{3} \int_{0}^{π} ∣1 - e^{- jω} ∣ \cdot ∣ NTF (e^{jω}) ∣^{2} d ω (9.17)

关键结论：

抖动噪声与 $σ_{t}^{2} / T^{2}$ 成正比（即相对抖动强度）
抖动噪声与 NTF 的高频增益密切相关——NBG 越大 → 抖动噪声越大
带内、带外性能存在折衷：降低带内量化噪声（高 NBG）→ 增加抖动噪声

多比特量化消除抖动：增加量化器级数 $M$ 可降低 $(v [n] - v [n - 1])$ 的步高。

峰值信号-抖动噪声比：

SJNR \propto \frac{( M - 1 ) ^{2} α ^{2}}{J}

式中 $α$ 取决于 NTF 细节。增大 $M$ 显著降低抖动敏感性——多比特的 $(v [n] - v [n - 1])$ 步高与全摆幅的比值更小。

单比特 CT-ΔΣ 的抖动（§9.3.3）

单比特 $v [n] \in {\pm 1}$ ，transition 高度恒为 2。

定义 transition 概率 $p = P (v [n] \neq = v [n - 1])$ ：

\overline{(v [n] - v [n - 1])^{2}} = 4 p

带内抖动噪声：

J = \frac{4 p σ _{t}^{2}}{T ^{2} \cdot OSR}

$p$ 的输入相关行为（图 9.23，三阶单比特）：

$u \approx 0$ ： $p \approx 0.8$ （最大切换率）
$0.2 < u < 0.8$ ： $p$ 线性下降
$u > 0.8$ ：调制器失稳， $p$ 急剧下降

保守设计：取 $p = 0.8$ 。

示例：1-bit vs 4-bit CT-ΔΣ 抖动对比

参数	1-bit	16-level
阶数	3	3
OBG	1.5	1.5
OSR	128	64
$f_{s}$	6.4 MHz	3.2 MHz
$T$	156.25 ns	312.5 ns
MSA	0.8 FS	FS
Peak SQNR	110 dB	110 dB
Peak SJNR	88 dB	116 dB

单比特比多比特差约 28 dB，原因：步高差异 23.5 dB ( $20 lo g_{10} (15)$ ) + MSA 差异 ~2 dB + OSR 差异 ~3 dB（但 $T$ 差 2 倍补偿了约 6 dB）。

RZ DAC 的抖动分析（§9.3.4）

RZ DAC 的线性度优势：

NRZ DAC 在 rise-fall 不对称时产生信号相关的非线性失真（图 9.24a）
RZ DAC 每周期必有上升和下降沿，过渡误差在低频自抵消
因此 RZ DAC 即使 rise-fall 不对称也保持本质线性

RZ DAC 的抖动敏感性（图 9.25）：

每周期 2 个边沿（上升 + 下降）
单比特 RZ DAC 带内抖动噪声：

J = \frac{8 σ _{t}^{2}}{T ^{2} \cdot OSR}

比 NRZ DAC 差约 $10 lo g_{10} (2) \approx 4$ dB

多比特 RZ DAC：步高从全摆幅变为少数电平，但每周期仍然全幅→零→全幅跳变，对抖动极其敏感。

双 RZ DAC（Adams [6]）：交错两个 RZ DAC 以综合 RZ 的线性度和接近 NRZ 的抖动容忍度。

实际时钟源与相位噪声（§9.3.5）

相位噪声模型：实际时钟源输出为 $sin (2 π f_{s} t + ϕ (t))$ ， $ϕ (t)$ 是缓慢变化的相位噪声。

与小 $ϕ$ 近似：

sin (2 π f_{s} t + ϕ (t)) \approx sin (2 π f_{s} t) + ϕ (t) cos (2 π f_{s} t)

相位噪声 PSD $S_{ϕ} (f)$ 围绕 $f_{s}$ 向两侧扩散（图 9.26）。

相位噪声转时间抖动：

Δ t [n] = \frac{ϕ ( n T )}{2 π f _{s}} \cdot T

关注两类效应：

近端相位噪声（close-in）：与输入信号卷积，展宽信号谱线，影响带内 SNR
远端相位噪声（far-out）：与整形量化噪声卷积，抬升带内噪声基底

实际示例评估（图 9.28，两个 6 GHz 时钟源）：

Source 1：远端相位噪声 ≈ -150 dBc/Hz，对应 $σ_{t} \approx 6.5 \times 1 0^{- 15}$ s
对于 OSR = 50 的单比特 CT-ΔΣ，理论 SJNR ≈ 74 dB
当目标 SNDR = 75 dB 时，两个源均无法满足——需架构级缓解方案

关键要点

时间常数变化对 NTF 的 Bode 灵敏度约束：带内 NTF 增益的下降必然伴随带外增益的上升，影响 MSA。
RC 调谐环是必须的：使用复制调谐（如逐次逼近电容阵列）将 RC 时间常数校准到 $T$ 附近。
DT vs CT 的抖动机制根本不同：DT 抖动来自输入采样误差（与输入导数相关）；CT 抖动来自 DAC 反馈边沿误差（与 $v [n] - v [n - 1]$ 相关）。
CT NRZ DAC 抖动噪声与 NTF 高频增益挂钩：积极噪声整形（高 NBG）→ 增大抖动噪声。
多比特量化是降低 CT-ΔΣ 抖动敏感性的有效手段：step size 减小 + MSA 增加，28 dB（1-bit → 16-level）的改善幅度非常显著。
RZ DAC 线性度好但抖动更敏感：每周期固定两条边沿，6 dB 额外步高 → 约 4 dB 更差的抖动噪声。
时钟源的相位噪声同时影响信号线宽和噪声基底：近端噪声展宽信号谱线；远端噪声通过混叠整形噪声抬升基底。

参考文献

Cherry, J. A. (1998). Theory, Practice, and Fundamental Performance Limits of High Speed Data Conversion Using Continuous-Time Delta-Sigma Modulators. Ph.D. dissertation, Carleton University.
Cherry, J. A. & Snelgrove, W. M. (1999). “Clock jitter and quantizer metastability in continuous-time delta-sigma modulators.” IEEE Trans. Circuits Syst. II, 46(6), 661–676.
Adams, R. & Nguyen, K. Q. (1998). “A 113-dB SNR oversampling DAC with segmented noise-shaped scrambling.” IEEE J. Solid-State Circuits, 33(12), 1871–1878. — 双 RZ DAC 技术。
Pavan, S. (2014). “Continuous-time delta-sigma modulator design using the method of moments.” IEEE Trans. Circuits Syst. I, 61(6), 1629–1637.

DAC 类型	抖动噪声 $\propto$	相对 NRZ
NRZ	$σ_{t}^{2} \cdot \overline{(Δ y)^{2}} / T^{2}$	基准
RZ	同上，但每周期 2 边沿	+3–4 dB
SC DAC	$σ_{t}^{2} \cdot \overline{(Δ y)^{2}} / τ_{SC}^{2}$	$τ_{SC} ≪ T$ 时更差
FIR DAC	$σ_{t}^{2} / (M \cdot T^{2})$ （ $M$ 抽头数）	改善 $10 lo g M$ dB
Sine-shaped	近似零抖动敏感性	最优

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