CT-ΔΣ 比较器与反馈 DAC 设计

§10.6-§10.7 覆盖 CT-ΔΣ 中 ADC（Flash/Sense-Amplifier/StrongARM 比较器）和反馈 DAC（电阻性/RZ/RTO/电流舵/开关电容）的电路实现、非理想效应（ISI/噪声/反混叠退化）及其缓解策略。

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前后关系

上下文：前两节讨论了环路滤波器的噪声和预算分配。ADC 和 DAC 是量化反馈环路中的另外两个关键模块。ADC 的延迟和偏移已被 Ch.9 分析，DAC 的非理想性（失配/ISI/时钟抖动）在 Ch.6 和 Ch.9 分别讨论。§10.6-§10.7 从电路实现层面审视这些模块的具体设计方案和折衷。

前置知识：

• CT-ΔΣ过量延迟分析与补偿 — ADC 延迟与 ELD
• CT-ΔΣ时间常数变化与时钟抖动 — 时钟抖动与 DAC
• CT-ΔΣ时钟抖动缓解与FIR反馈DAC — FIR DAC 原理
• 失配整形与多bit ΔΣ调制器 — DAC 失配问题
• 三电平分段DAC与过渡误差整形 — 过渡误差（ISI）

后续内容：

• CT-ΔΣ系统化设计定心与闭环拟合 — OTA 非理想性补救
• CT-ΔΣ环路滤波器非线性分析与辅助运放技术 — 环路线性度

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原理介绍

ADC 架构

Flash ADC 是 CT-ΔΣ 量化器的自然选择（图 10.17）。核心是时钟比较器阵列 + 电阻梯分压参考。

1. Sense-Amplifier 比较器（图 10.18）

三非交叠相操作：${\varphi }_1$（采样）→ ${\varphi }_2$（再生）→ ${\varphi }_3$（复位）。

• 采样时刻由 ${\varphi }_1$ 下降沿定义
• 参考存储电容 $C_{\text{ref}}$ 串入信号路径

采样差分电压：

$$\Delta V_x=\frac{C_{\text{ref}}}{C_{\text{ref}}+c_p}\left[({\varphi }_p-{\varphi }_m)-(V_{\text{refp}}-V_{\text{refm}})\right](10.15)$$

缺点：多相时钟生成/分配复杂，高速时时钟分配功耗显著。

2. StrongARM 锁存比较器（图 10.19）

时钟更简单：仅需 clk + 两个非交叠的 $C_{\text{ref}}$ 刷新时钟。

• 稳态时 $C_{\text{ref}}$ 两端存储 $V_{\text{refp}}-V_{\text{cm}}$ 和 $V_{\text{refm}}-V_{\text{cm}}$
• 参考减法无开关串入高速信号路径（$C_{\text{ref}}$ 通过小开关隔离）
• 采样时刻模糊——约在 clk 上升沿之后不久

参考减法公式：

$$(i_p-i_m)\propto ({\varphi }_p-{\varphi }_m)-(V_{\text{refp}}-V_{\text{refm}})(10.16)$$

缺点：动态偏移大于 Sense-Amplifier（clk 上拉后 x/$\bar{x}$ 共模电压下降，寄生失配导致差分电压）。

图 10.20 展示另一种 StrongARM 变体——参考晶体管与输入晶体管并联实现减法。

比较器偏移的影响

• 单比特：偏移无影响（环路吸收）
• 多比特：偏移改变量化器传输曲线 → $N_{\text{q}}$ 增加 + MSA 变化

仿真结果（三阶 15 级，OBG=2.5，图 10.21-10.22）：${\sigma }_{\text{off}}=0.05$ 步长为目标设计值，SNDR 退化约可接受；${\sigma }_{\text{off}}$ 过大时 SNDR 降 20+ dB。

偏移校正（图 10.23）：前置放大器驱动 StrongARM，可编程电流源 $I_{\text{trim}}$ 改变输入参考偏移，上电时校准。

反馈 DAC 设计

电阻性 DAC（§10.7.1，图 10.24）

OTA 虚拟地节点连接差分开关电阻单元：

• 单元电流：$I_{\text{unit}}=V_{\text{ref}}/(MR)$，$M$ 级量化器
• NRZ 脉冲形状
• 噪声最优：给定满量程电流下热噪声最小（$S_i=8kT/R$）

问题 1：OTA 虚拟地加载 → 环路增益降低 → OTA 噪声折合到输入放大 2× → 线性度退化

问题 2：多晶电阻面积大 → 分布寄生引入额外 ELD

问题 3：单元电阻失配 → 需 DEM 或校准（Ch.6）

问题 4：ISI（Inter-Symbol Interference）——关键动态非线性（图 10.25）

上升/下降时间常数不匹配（$r_{p}C$ vs $r_{n}C$）导致误差电流：

$$i_{\text{err}}(t)=\frac{I}{2}\{v[n]-v[n-1]\}\{p_r(t-nT)-p_f(t-nT)\}(10.17)$$

非线性项正比于过渡模式 $(v[n]-v[n-1])$ 和上升/下降误差差。单端归一化误差电荷：

$$\frac{\Delta Q}{IT}=\frac{\tau }{T}({\alpha }_r-{\alpha }_f)(10.18)$$

单比特 NRZ DAC 中 ISI 产生强二次谐波（HD₂，图 10.26-10.27）：输入小幅时转换密集→误差大。输入接近满幅时转换稀疏→误差小。

差分共模抑制：互补差分对的 ISI 误差为共模信号，理论上被完全抑制——实际中因失配仍需关注。

多比特 DAC 中 DEM 算法改变转换模式分布，可部分改善 ISI 谱。

RZ 和 RTO DAC（§10.7.2，图 10.28）

RZ DAC：每周期后半段回零（电阻短路或接 $V_{\text{cm}}$）

优点：上升/下降在每个时钟周期均发生（与数据无关）→ ISI 不会产生非线性

代价 1：电阻减半（需等量电荷）→ OTA 需处理更大电流 → 线性度要求更高 代价 2：热噪声 PSD 比 NRZ 高一倍（$S_i=2\times 8kT/R$）——后半周期只贡献噪声无信号 代价 3：脉冲参考缓冲器需要更强去耦（脉冲电流）

RTO DAC：省略 RZ 的 ${\varphi }_2$ 短路开关 → 噪声同 NRZ（$S_i=8kT/R$）。但电阻周期开关使环路滤波器成为线性周期时变系统（LPTV），反混叠退化，高频 OTA 噪声折入带内。

电流舵 DAC（§10.7.3，图 10.29-10.30）

电流源对 OTA 虚拟地不加载：

• OTA 噪声折合到输入增益=1（电阻性为 2）
• 环路增益更高 → 积分器线性度更好
• 满量程可调（$V_{\text{tune}}$）→ 省去 VGA

噪声劣势：相同满量程电流下至少比电阻性差 3 dB：

电流舵噪声电流 PSD（图 10.29 基本单元）：

$$S_i(f)=4kT\cdot \frac{2I}{V_{\text{ov}}}\cdot \kappa ,\kappa \approx 1\text{–}2(10.19)$$

电阻性 DAC 等效噪声：

$$S_i(f)=4kT\cdot \frac{I}{V_{\text{ref}}/2}(10.20)$$

互补单元（图 10.30）改善噪声但仍差于电阻性（三器件过驱需在 $V_{DD}/2$ 内分配）。

其他差异：

• 电流舵开关更小（工作在饱和区）
• 需管理开关栅压 $V_{\text{on}}$（需确保 $V_{\text{on}}>V_{\text{cm}}+V_{\text{th}}$）
• 开关失配导致的静态误差被电流源高输出阻抗衰减（优于电阻性）

抖动敏感性和 ISI 行为与电阻性类似。

开关电容 SC DAC（§10.7.4，图 10.31-10.32）

一阶调制器 SC DAC 原理：

• ${\varphi }_1$：$C_{\text{DAC}}$ 充电至 $v[n]$
• ${\varphi }_2$：$C_{\text{DAC}}$ 经电阻 $R$ 向 OTA 虚地放电
• 每周期注入电荷 $Q=C_{\text{DAC}}\cdot v[n]$

抖动免疫：$R{C}_{\text{DAC}}\ll T/2$ 时时钟抖动不改变传递电荷。

设计条件（理想 OTA）：

• STF dc 增益=1 需：$C_{\text{DAC}}{f}_s=1/R$
• NTF=$(1-z^{-1})$ 需：$C_{\text{DAC}}=C$（积分电容）
• 输入 $f_s$ 时输出为 0 → 隐含反混叠（理想 OTA）

有限 $G_m$ 的退化效应（图 10.32）：

• STF dc 增益：$\text{STF}(0)=1-1/(G_{m}R)$
• $f_s$ 处的混叠抑制：$\text{STF}(j2\pi f_s)=1/(G_{m}R)$
• 需 $G_{m}R\gg 1$，但提高 $G_m$ 20dB → 功耗 10×，不经济
• 多级 OTA 提高低频增益，不提高 $f_s$ 处的 $G_m$ → 无改善

LPTV 后果（详细分析见 Appendix C）：

• 环路滤波器变为时变系统 → STF 零点退化
• 反混叠极限仅约 20 dB
• 高峰均比的指数电流脉冲 → OTA 线性度挑战加剧

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关键要点

1. ADC 架构选择：Sense-Amplifier 偏移小但时钟复杂，StrongARM 时钟简单但动态偏移大。多比特时 ${\sigma }_{\text{off}}<0.05$ 步长是合理设计目标，需加偏移校正电路
2. 电阻性 DAC 噪声最优，但 OTA 加载和 ISI 是主要代价——ISI 的差分共模抑制是救星（假设匹配良好）
3. RZ DAC 消除 ISI 非线性，但噪声加倍、OTA 线性度需求加倍；RTO 噪声不变但反混叠退化
4. 电流舵 DAC 无虚拟地加载但噪声至少差 3 dB，其满量程可调性在 VGA 场景中有价值
5. SC DAC 的抖动免疫以反混叠退化和 OTA 线性度为代价——反混叠仅约 20 dB，是 CT-ΔΣ 放弃其核心优势的折衷

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参考文献

1. Mitteregger, G., et al. (2006). “A 20 mW 640 MHz CMOS continuous-time ADC with 20 MHz signal bandwidth, 80 dB dynamic range and 12 bit ENOB.” IEEE J. Solid-State Circuits, 41(12), 2641–2649.
2. Ortmanns, M., Gerfers, F., & Manoli, Y. (2005). “A continuous-time ΣΔ modulator with reduced sensitivity to clock jitter through SCR feedback.” IEEE Trans. Circuits Syst. I, 52(5), 875–884.
3. Pavan, S. (2011). “Alias rejection of continuous-time modulators with switched-capacitor feedback DACs.” IEEE Trans. Circuits Syst. I, 58(2), 233–243.
4. Abidi, A. & Xu, H. (2014). “Understanding the regenerative comparator circuit.” Proc. IEEE CICC, 1–8.
5. Adams, R. & Nguyen, K. Q. (1998). “A 113-dB SNR oversampling DAC with segmented noise-shaped scrambling.” IEEE J. Solid-State Circuits, 33(12), 1871–1878.

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