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CT-ΔΣ时间常数变化与时钟抖动
CT-ΔΣ 时间常数变化与时钟抖动 时间常数变化和时钟抖动是 CT-ΔΣ 调制器面临的两大物理层挑战。RC 乘积随工艺/温度变化可导致 NTF 畸变甚至调制器失稳，需 RC 调谐环（如 PLL 辅助调谐）将时间常数恢复到标称值的 ±5% 以内。时钟抖动的机制在 CT-ΔΣ 中与 DT-ΔΣ 本质不同——CT-ΔΣ 的抖动噪声来自反馈 DAC 的边沿抖动调制反馈波形，而非输入采样误差。 前后关系 上下文： §9.2 讨论时间常数变化对 NTF 的影响及 RC 调谐方法 §9.3 系统分析时钟抖动在 DT-ΔΣ 和 CT-ΔΣ 中的不同机制，覆盖 NRZ/RZ/单比特/多比特等场景 与 Ch.8 ...
CT-ΔΣ比较器与反馈DAC设计
CT-ΔΣ 比较器与反馈 DAC 设计 §10.6-§10.7 覆盖 CT-ΔΣ 中 ADC（Flash/Sense-Amplifier/StrongARM 比较器）和反馈 DAC（电阻性/RZ/RTO/电流舵/开关电容）的电路实现、非理想效应（ISI/噪声/反混叠退化）及其缓解策略。 前后关系 上下文：前两节讨论了环路滤波器的噪声和预算分配。ADC 和 DAC 是量化反馈环路中的另外两个关键模块。ADC 的延迟和偏移已被 Ch.9 分析，DAC 的非理想性（失配/ISI/时钟抖动）在 Ch.6 和 Ch.9 分别讨论。§10.6-§10.7 从电路实现层面审视这些模块的具体设计方案和折衷。 ...