CMOS 工艺与器件

CMOS（互补金属-氧化物-半导体）技术是当今绝大多数集成电路的工艺基础。CMOS 在同一芯片上同时提供 NMOS 和 PMOS 晶体管，具有静态功耗极低的优点。对于模拟电路，CMOS 提供高输入阻抗的 MOS 管、高质量的开关和电容、以及与数字电路单片集成的能力。理解 CMOS 工艺的制造流程、器件特性、无源元件和闩锁效应，是现代模拟 IC 设计的基本素养。本文基于 Gray §2.8-§2.10 提炼。

前后关系

前置知识：

IC制造基础工艺（§2.2）— 氧化、光刻、多晶硅、离子注入
MOS晶体管模型与特性（§1.5-§1.6）— MOS 器件电特性
短沟道效应与弱反型（§1.7-§1.8）— 先进 CMOS 中的非理想效应

本书内部链条：

CMOS工艺与器件（本文）→ BiCMOS技术、HBT与互连（§2.11-§2.14）— BiCMOS 融合 CMOS 和双极
→ 单管与多管放大器（Ch.3）— CMOS 放大器设计
→ 运算放大器设计基础（Ch.6）— CMOS 运放（两级/Telescopic/Folded-Cascode）
→ 全差分运算放大器（Ch.12）— 全差分 CMOS 运放设计

外部关联：

Razavi Design of Analog CMOS ICs 深度解析 — Razavi 教材侧重 CMOS
运算放大器设计 — CMOS 运放设计
SCΔΣ调制器的高层设计与开关电容积分器 — CMOS 开关电容电路
CT-ΔΣ积分器实现与OTA架构 — CMOS OTA 设计

原理介绍

2.8 CMOS IC 制造工艺

基本 CMOS 流程（以 N-well 工艺为例）

1. p⁻ 衬底
2. N-well 形成（离子注入 + 推进）
3. 有源区定义（LOCOS 或 STI）
4. 栅氧化层生长（~1-10 nm）
5. 多晶硅沉积与刻蚀（栅电极）
6. LDD 注入（轻掺杂漏）
7. 侧墙形成（spacer）
8. 源/漏重掺杂注入（n⁺, p⁺）
9. 硅化物形成（降低接触电阻）
10. 接触孔 + 金属互连

N-well 工艺的特点：

PMOS 在 N-well 中，NMOS 在 p 衬底上
不需要衬底偏置产生器（p 衬底可直接接地）
NMOS 和 PMOS 的载流子迁移率差异（μ_n ≈ 2μ_p）导致器件尺寸不对称

双阱（Twin-Well）工艺

同时在衬底上形成 N-well 和 P-well
两种器件均可独立优化
更好的抗闩锁能力
适用于先进 CMOS 工艺（< 0.25 μm）

2.9 CMOS 有源器件

2.9.1 NMOS 晶体管

结构剖面（Gray Fig. 2.11）：

        S    G    D
        |n⁺|  |  |n⁺|
        |    |  |    |
    p⁺   |    栅    |    p⁺
    ────┴───────────┴────
           p⁻ 衬底

关键参数：

栅氧厚度 $t_{o x}$ ：1-10 nm（先进工艺 < 2 nm）
阈值电压 $V_{t h}$ ：由栅氧厚度、沟道掺杂和栅材料功函数决定
沟道掺杂：通过沟道注入调整 $V_{t h}$
LDD：轻掺杂漏结构降低热载流子效应

多晶硅栅的作用：

作为自对准的注入掩模
可承受高温处理（相比金属栅）
可通过掺杂调节功函数

2.9.2 PMOS 晶体管

PMOS 在 N-well 中制造，与 NMOS 对称：

源/漏为 p⁺ 注入
沟道导电载流子为空穴（μ_p ≈ 200 cm²/V·s）
阈值电压为负值（增强型）

CMOS 反相器的互补工作原理：

输入为高 → NMOS 导通，PMOS 截止 → 输出低
输入为低 → PMOS 导通，NMOS 截止 → 输出高
静态时总有一个管子截止，功耗极低

2.9.3 耗尽型器件

通过沟道注入与阈值调整相反极性的杂质，制造 $V_{t h} < 0$ 的 NMOS（或 $V_{t h} > 0$ 的 PMOS）。

应用：

早期 NMOS 逻辑中的负载器件
模拟电路中用作电流源（恒流特性优于增强型）

局限性：需要额外的注入步骤，先进 CMOS 中较少使用。

2.9.4 CMOS 工艺中的双极晶体管

在标准 CMOS 工艺中可以寄生地形成双极晶体管：

纵向 pnp：p⁺ 源/漏（发射极）+ N-well（基区）+ p 衬底（集电极）
横向 npn：n⁺ 源/漏（发射极和集电极）+ p 衬底（基区）

应用：

带隙基准（利用寄生 pnp 的 V_BE 特性）
ESD 保护结构

注意：寄生 BJT 同时也是闩锁效应的关键元件。

2.10 CMOS 无源元件

2.10.1 电阻

CMOS 工艺中可用的电阻类型：

类型	结构	R_s	TC	VCR	精度
n⁺/p⁺ 扩散电阻	源/漏注入层	50-200 Ω/□	~1500 ppm/°C	中等	好
N-well 电阻	N-well 层	1-10 kΩ/□	~4000 ppm/°C	高	差
多晶硅电阻	未掺杂/掺杂多晶硅	5-500 Ω/□	可调	低	好
薄膜电阻	SiCr/NiCr	50-500 Ω/□	< 100 ppm/°C	很低	优秀

多晶硅电阻在 CMOS 模拟电路中特别常用：

可屏蔽在厚氧化层上，寄生电容小
可通过调整掺杂浓度获得不同薄层电阻
使用未掺杂多晶硅（高阻）节省面积

2.10.2 电容

MOS 电容：

C_{o x} = \frac{ϵ _{o x}}{t _{o x}} F/μm²

栅氧厚度与单位面积电容：

t_ox	C_ox	工艺代
10 nm	3.45 fF/μm²	0.35 μm
5 nm	6.9 fF/μm²	0.18 μm
2 nm	17.3 fF/μm²	90 nm
1 nm	34.5 fF/μm²	45 nm

实现方式：

MOS 电容（强反型）：多晶硅栅 + 栅氧 + 沟道反型层 + 源漏接触 → 下极板
多晶硅-多晶硅电容：两层多晶硅之间的电容（需要双层多晶硅工艺）
MIM 电容：两层金属之间的高 k 介质电容

电容匹配：

面积比例匹配（重要：用于开关电容电路的电容比例）
典型匹配精度：0.1-0.5%（相邻大电容）
使用共心布局、虚拟单元改善匹配

2.10.3 闩锁效应（Latchup）

闩锁是 CMOS 工艺中特有的寄生效应，由寄生的 pnpn（SCR）结构触发，一旦触发即使电源不退出也不会消失，通常导致器件损坏。

寄生结构：

 VDD                    GND
  |                      |
  |p⁺ 源(PMOS)           |n⁺ 源(NMOS)
  |    N-well            |    p 衬底
  |    p⁺ 接触           |    n⁺ 接触
  ────┴─────              ──┴───
   N-well (R_well)         p 衬底 (R_sub)
       \                   /
        \  Q1 (纵向pnp)   /
         \               /
          \  Q2 (横向npn)/
           \             /
            ─────────────

触发条件： $β_{p n p} \times β_{n p n} \geq 1$ （寄生效应的正反馈）

触发源：

衬底电流（热载流子、雪崩击穿）
电源上电瞬态
输出端过压/欠压
辐射事件（α 粒子、中子）

预防措施：

措施	原理	效果
衬底/阱接触（guard ring）	降低 R_sub / R_well	有效
重掺杂衬底	降低 R_sub	很有效
外延衬底	薄外延层 + 低阻衬底	很有效（常用）
STI 隔离	增加器件间距	中等
SOI	完全消除体硅 SCR	最优但贵

设计规则检查：

保证 NMOS 到 PMOS 的间距足够大
保证足够多的衬底/阱接触孔
接触孔间距满足 I/O 和内部电路的闩锁规则

CMOS 与双极工艺对比

特性	双极	CMOS
器件速度	快（高 g_m）	中（低 g_m）
集成度	低	高
功耗（数字）	高	极低（静态）
输入阻抗	中等（r_π）	极高（栅极）
噪声（1/f）	低	高
模拟性能	优秀	良好
工艺复杂度	较低	较高
所需掩模版	~10	~20-30
供电电压	通常更高	随工艺缩放

📘 Allen 3e 补充（Ch.2 纯 CMOS 工艺聚焦）

Allen Ch.2 与 Gray Ch.2 最大的区别在于 仅覆盖纯 CMOS 工艺（Gray 覆盖双极+CMOS+BiCMOS），提供了更聚焦的 CMOS 技术视角，包含 3e 新增内容：

深 N 阱隔离（DNW，§2.5 3e 新增）：

在 P 衬底上增加深 N 阱层，将 NMOS 与衬底隔离
优势：减少衬底噪声耦合、允许 NMOS 源端接不同电位、抗闩锁能力提升
是混合信号 SoC 的关键技术

STI 与 Salicide 工艺（§2.1）：

STI（浅沟槽隔离）：替代传统 LOCOS，在 0.35μm 以下工艺中用于有源区隔离
Salicide：自对准硅化物工艺，降低多晶硅栅和 S/D 扩散区电阻
Allen 给出了完整的双阱 CMOS 流程（氧化→光刻→阱注入→栅氧→多晶硅栅→LDD→侧墙→S/D 注入→Salicide→ILD→接触孔→金属化→钝化）

多栅氧（Multi-Gate Oxide）技术（§2.5）：

同一芯片上提供两种栅氧厚度：核心逻辑使用薄栅氧（1.0V 工作电压）、I/O 使用厚栅氧（3.3V/5V 工作电压）
解决模拟 I/O 接口与数字核心的电压兼容问题

MOS 电容器三种工作模式（§2.3）：

积累： $V_{GB} ≪ V_{T H}$ ，多数载流子在栅氧下积累
耗尽： $V_{GB}$ 接近 $V_{T H}$ ，耗尽层形成
反型： $V_{GB} > V_{T H}$ ，沟道形成
Allen 强调 MOS 电容的电压非线性对模拟设计的影响（与 Gray §2.8 互补）

来源对比：Gray §2.8-2.10 侧重 CMOS 工艺的双极兼容性和 BiCMOS 融合方案；Razavi Ch.2 侧重器件物理和 SPICE 模型；Allen Ch.2 聚焦于现代纯 CMOS 工艺的完整制造流程和混合信号设计关注点（隔离/闩锁/多电压域）。

参考文献

P. R. Gray, P. J. Hurst, S. H. Lewis, R. G. Meyer, Analysis and Design of Analog Integrated Circuits, 5th ed., Wiley, 2009, §2.8-§2.10.
R. J. Baker, CMOS: Circuit Design, Layout, and Simulation, 3rd ed., Wiley, 2010.
B. Razavi, Design of Analog CMOS Integrated Circuits, McGraw-Hill, 2001, Ch.2.
P. E. Allen, D. R. Holberg, CMOS Analog Circuit Design, 3rd ed., Oxford, 2012, Ch.2.
Y. P. Tsividis, Operation and Modeling of the MOS Transistor, 2nd ed., Oxford, 1999.
R. R. Troutman, Latchup in CMOS Technology, Kluwer, 1986.

双向链接

本文链接到

IC制造基础工艺 — CMOS 依赖的基础工艺
MOS晶体管模型与特性 — CMOS 器件的电特性
短沟道效应与弱反型 — 先进 CMOS 中的非理想效应
MOSFET ESD设计 — Voldman 教材 Ch.3 MOSFET ESD 设计（沟道长度/宽度/接触间距/硅化物遮蔽/多指集成）

链接到本文

BiCMOS技术、HBT与互连 — BiCMOS 融合技术
单管与多管放大器 — CMOS 放大器设计
运算放大器设计基础 — CMOS 运放
全差分运算放大器 — 全差分 CMOS 运放
SCΔΣ调制器的高层设计与开关电容积分器 — CMOS 开关电容
CT-ΔΣ积分器实现与OTA架构 — CMOS OTA
Gray 模拟集成电路分析与设计深度解析 — 来源导航页
Allen CMOS Analog Circuit Design 深度解析 — Ch.2 纯 CMOS 工艺视角

📘 Baker 3e 补充（Ch.2-5 版图实践导向的独特内容）

Baker 的 CMOS 工艺覆盖以版图实践为核心驱动，与 Gray/Razavi/Allen 的器件物理或电路分析导向形成本质区别。

1. 版图教学法（Ch.2-4）—— 从阱层开始逐层建造

Baker 前三章的教学路径与所有其他教材不同：从阱（Well）→ 金属（Metal）→ 有源区与多晶硅（Active & Poly），每层都配有截面图与版图一一对应（Gray §2.8 仅用半页讲阱）。

阱层版图（Ch.2）：方块电阻计算、n-阱/p-阱的电阻温度特性、分布式 RC 线延时 $t_{pl h} = 0.35 R_{总} C_{总}$ 。Baker 强调阱电阻对闩锁效应的影响。
多层金属互联（Ch.3）：键合焊盘设计（焊盘电容 $C_{p a d}$ 金属-衬底间）、串扰与地弹 $V_{n o i se} = M_{12} d I_{2} / d t$ （互容/互感耦合）、电源/地互联的 AC/DC IR drop 问题——这是实际芯片设计的关键问题，但 Gray/Razavi/Allen 几乎不涉及。
ESD 保护（Ch.4）：输入/输出焊盘的二极管 ESD 结构、保护环设计。Gray 仅在 §2.9 简略提及，Baker 给出完整版图。
设计规则详解（Ch.4）：从制造原理（光刻分辨率/刻蚀选择比/对准容差）解释最小间距、最小宽度、包围规则的物理意义，远超其他教材的规则列表式描述。

2. 匹配技术四位一体（Ch.5）—— Baker 的独特亮点

匹配技术	Baker	Gray	Razavi	Allen
单位单元法（Unit Cell）	√ 完整版图	简略	简略	部分
叉指（Interdigitation）	√ 版图实例	§4.2 提及	无	§4.3 提及
共质心（Common-Centroid）	√ 含梯度误差分析	部分	部分	√
虚拟管（Dummy）	√ 刻蚀效应补偿	无	无	无

Baker 将四种匹配技术组合使用，配以完整的 GDS 级版图实例——这是其他教材不具备的实用性。

3. 电阻/电容的完整工艺模型（Ch.5）

电阻版图：温度系数 TCR1/TCR2、电压系数 VCR、方块电阻设计表（多晶硅/扩散/N-well 三种类型）
电容版图：Poly-Poly 电容、MIM 电容、寄生电容的建模，温度/电压系数
MOSFET 版图细节：横向扩散、氧化层侵蚀（鸟嘴效应）、源/漏耗尽电容、源/漏寄生电阻、长沟道/宽沟道 MOSFET 的叉指版图技巧

Baker 的工艺覆盖 vs 其他教材：Baker 的 CMOS 工艺内容与其说”工艺教材”不如说是”版图实践指南”。Gray §2.8-2.10 侧重 CMOS 工艺参数化模型以支持电路设计；Razavi Ch.18（第 2 版新增）补充工艺角分析；Allen Ch.2 提供最接近 Baker 的纯 CMOS 工艺描述但缺少版图层级教学。对于希望理解版图对电路性能影响的设计者，Baker Ch.2-5 是首选的实践参考。

关联页：Baker CMOS 电路设计版图与仿真深度解析 §2-5

📚 Sze 补充（Ch.1 半导体晶体结构与工艺相关性）

Sze Ch.1 §1.2 提供了比 Gray/Allen 更深入的半导体晶体结构物理基础，与 CMOS 工艺直接相关。

晶格结构与 Miller 指数（§1.2.1）：

金刚石结构（Si, Ge）：每个晶胞 8 个原子，配位数 4，原子间距 $a 3 /4$
闪锌矿结构（GaAs, InP 等 III-V 族）：与金刚石类似但两种原子交替
密勒指数 (hkl) 确定晶面方向，(100)、(110)、(111) 是 CMOS 工艺中最常用的晶向

晶向对 CMOS 工艺的影响：

晶向	原子面密度	氧化速率	界面态密度	应用
(100)	$6.8 \times 1 0^{14} cm^{- 2}$	最低	最低 (~ $1 0^{10} cm^{- 2} eV^{- 1}$ )	MOSFET 沟道面
(110)	$9.6 \times 1 0^{14}$	中等	中等	双极工艺
(111)	$7.85 \times 1 0^{14}$	最高	最高 (~ $1 0^{11}$ )	不用于 MOS

这解释了为什么所有现代 MOSFET 都使用 (100) 晶向衬底——不仅因为最低的界面态密度，还因为最慢的氧化速率有利于薄栅氧控制。

倒格子与 Brillouin 区（§1.2.2）：

倒格子基矢 $b_{i}$ 定义： $a_{i} \cdot b_{j} = 2 π δ_{ij}$
第一 Brillouin 区是 Wigner-Seitz 原胞，能带结构 $E (k)$ 在此区域内定义
Si 的导带最小值在 [100] 方向（六重简并），GaAs 在 $Γ$ 点（直接带隙）

晶格匹配与外延生长（§1.2.5）：

晶格失配 $Δ a / a$ 决定外延层质量
SiGe 外延：Ge 含量 $x$ 控制晶格常数， $a_{Si_{1 - x} Ge_{x}} \approx a_{Si} (1 + 0.04 x)$
临界厚度 $h_{c}$ ：失配位错开始形成的外延层厚度， $h_{c} \propto 1/∣ f ∣$ （ $f$ 为失配度）
SiGe HBT 利用晶格失配引入的压应变调节能带结构，提高 $f_{T}$

来源对比：Gray §2.8 仅用数页介绍晶体结构；Allen 几乎不涉及；Sze Ch.1 提供了完整的晶体学基础（Miller 指数、倒格子、Brillouin 区）及其与器件物理的直接联系。

关联页：半导体晶体结构与晶格、半导体异质结与纳米结构、Sze Physics of Semiconductor Devices 深度解析 Ch.1

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