CMOS 反相器与数字逻辑

数字 CMOS 电路是 VLSI 的基石。从反相器到复杂逻辑门、从静态到动态逻辑、从锁存器到 VLSI 版图，Baker §11-15 以实践导向系统讲解了完整 CMOS 数字设计。本章基于 Baker §11-15，这是其他模拟 IC 教材（Gray/Razavi/Allen）未系统覆盖的领域。

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前后关系

前置知识：

• MOS晶体管模型与特性 — MOS 开关特性、$R_{eff}$ 模型
• CMOS工艺与器件 — 阱/有源区/多晶硅版图

外部关联：

• PLL基本结构与传递函数 — 数字 PLL 中的逻辑门
• 运算放大器设计 — 数字与模拟的接口
• 存储器电路 — 存储单元是数字逻辑的扩展

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反相器（§11）

DC 特性

CMOS 反相器的传输特性（VTC）分为三区（§11.1, Fig. 11.2）：

1. 区 1：输入 < $V_{THN}$，NMOS 截止，PMOS 导通，$V_{out}=V_{DD}$
2. 区 2：两管同时导通，产生穿通电流（crossing current）
3. 区 3：输入 > $V_{DD}-|V_{THP}|$，PMOS 截止，NMOS 导通，$V_{out}=0$

关键参数：

• $V_{OH}=V_{DD}$，$V_{OL}=0$
• $V_{IL}$、$V_{IH}$：VTC 斜率为 -1 的点
• 噪声容限：$N{M}_L=V_{IL}-V_{OL}$，$N{M}_H=V_{OH}-V_{IH}$
• 开关点 $V_{SP}$（输入=输出时，两管饱和）：

$$\frac{{\beta }_n}{2}(V_{SP}-V_{THN}{)}^2=\frac{{\beta }_p}{2}(V_{DD}-V_{SP}-V_{THP}{)}^2$$ $$V_{SP}=\frac{\sqrt{{\beta }_n/{\beta }_p}{V}_{THN}+(V_{DD}-V_{THP})}{1+\sqrt{{\beta }_n/{\beta }_p}}\text{(Eq. 11.4)}$$

对称设计：$V_{SP}=V_{DD}/2$ 需 ${\beta }_n={\beta }_p$，即 $W_p/W_n={\mu }_n/{\mu }_p\approx 3$（长沟道）。

开关特性（§11.2）

• 传播延迟 $t_p=(t_{plh}+t_{phl})/2$
• 环振荡器频率 $f=1/(2N{t}_p)$（N 为级数）
• 动态功耗：$P_{dyn}=C_L{V}_{DD}^{2}f$

大电容负载（§11.4）

扇出缓冲器链的优化缩放因子：$f=(C_L/C_{in}{)}^{1/N}$，典型 $f\approx 3-4$。

驱动长线：末端反相器 + 分布式驱动。

Latch-up（§11.3）

CMOS 中寄生的 NPN-PNP SCR 结构在浪涌条件下可触发闩锁。预防措施：衬底接触、保护环、SOI。

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静态逻辑门（§12）

NAND/NOR（§12.1）

• NAND 门串接 NMOS（下拉）弱于反相器，$R_{eff,series}\approx N\cdot R_{eff,single}$
• NOR 门并接 NMOS 导通电阻相同，但串接 PMOS（上拉）弱
• 开关点 $V_{SP}$ 推动管和负载管尺寸调节

复杂逻辑门（§12.4）

• Cascode 电压开关逻辑（CVSL）：差分对 + 交叉耦合负载
• 三态输出结构

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时钟电路（§13）

传输门（TG）

NMOS+PMOS 并联：$R_{on}\approx 1/(g_{m,n}+g_{m,p})$，导通电阻随输入电压更平坦。

触发器和锁存器（§13.3）

• SR 锁存器：交叉耦合 NAND/NOR
• 边沿触发 D-FF：主从结构（Fig. 13.19）
• 建立/保持时间：$t_{setup}+t_{hold}$ 决定最高工作频率

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动态逻辑门（§14）

动态逻辑的两阶段操作：预充电→求值。

关键挑战（§14.1）

1. 电荷泄漏：求值阶段节点电荷通过亚阈值电流泄漏
2. 电荷分享：预充电荷在寄生电容间重新分配
3. 时钟馈通：时钟信号通过 $C_{gd}$ 耦合到存储节点

动态逻辑族

• 钟控 CMOS（C²MOS）：预充电 + 求值控制（§14.2）
• 多米诺逻辑（Domino）：动态门 + 静态反相器消除毛刺
• NP 逻辑（Zipper Logic）：交替 N 和 P 动态块排除反相器
• 流水线：多米诺级的寄存器插入

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VLSI 版图实例（§15）

芯片规划原则（§15.1）

• 规整性：重复单元降低设计复杂度
• 标准单元：等高等距单元、电源轨/地轨并行
• 电源/地规划：避免 IR drop、电迁移

版图方法（§15.2）

• Stick Diagram：逻辑连接规划
• 器件放置：匹配和电流流向
• 绕线：最小化寄生

标准单元 vs 全定制

• 标准单元：快速、自动布局布线
• 全定制：面积优、性能优

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Baker vs 其他教材对比

主题	Baker §11-15	Rabaey §1-6	Weste §1-5
反相器 DC	√ 含 SPICE	深入	深入
静态逻辑门	√	深入	深入
动态逻辑	√ 含 C²MOS/NP	深入	深入
时钟/触发器	√	深入	深入
VLSI 版图	√ 实例为主	√	√
Latch-up	√ 详细机理	简略	√
SPICE 实例	贯穿	无	无
从模拟视角	√（独特）	纯数字	纯数字
穿通电流	√ 详细	简略	简略

Baker 独特价值：以模拟设计者的视角讲数字电路——强调非理想效应（穿通电流、电荷泄漏、Latch-up）、SPICE 验证每步设计。与其将数字视为黑箱，Baker 揭示其物理本质。

关联页：Baker CMOS 电路设计版图与仿真 深度解析 §11-15