混合信号耦合与衬底噪声

在混合信号（Mixed-Signal）IC 中，数字电路的开关噪声通过衬底耦合、电源线反弹和电磁耦合三种主要路径干扰敏感的模拟电路。Sansen §24 系统分析了噪声生成机制、耦合路径和抑制技术，是经典教材中唯一专门覆盖混合信号耦合的章节。

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前后关系

前置知识：

• 集成电路噪声分析 — 器件级噪声源
• 全差分运放与共模反馈 — 全差分结构对共模噪声的抑制
• CMOS工艺与器件 — 衬底类型、阱结构

本书内部链条：

• 混合信号耦合（本文）→ 数据转换器基础 — ADC/DAC 中的 SNR 限制
• → SCΔΣ调制器的高层设计与开关电容积分器 — SC 电路中的电荷注入

外部关联：

• CMOS工艺缩放对模拟电路的影响 — 工艺缩放加大耦合挑战
• PLL杂项应用 — PLL 对电源噪声的敏感性

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开关噪声生成

数字电路开关活动产生的噪声电流脉冲：

$$I(t)\approx \frac{K}{4}(V_{DD}-V_{SS}-2V_T{)}^2\left(1-\frac{2t}{\tau }\right)$$

其中 $\tau$ 是开关时间常数。典型值：

• $\Delta I/\Delta t\approx 10-20\text{mA}/1-2\text{ns}$
• 片上电源线感抗 $L_b\approx 1\text{nH/mm}$
• 40 引脚封装电感：角引脚 ~15-21nH，中心引脚 ~4.4-9nH
• 由此产生的 $V_{DD}$ 弹跳：$\Delta V>500\text{mV}$

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主要耦合路径

1. 电源线弹跳（Supply Bounce）

$$V_{bounce}\approx R_C\cdot I_{dd}+L_b\cdot \frac{\partial I_{dd}}{\partial t}$$

• $R_C\approx 1-10\Omega$（片上电源线电阻）
• $L_b\approx 1\text{nH/mm}$（片上电源线电感 + 键合线电感）
• 多引脚封装外角引脚电感更大（~21nH vs 中心引脚 ~4.4-9nH）

2. 衬底耦合（Substrate Coupling）

衬底类型决定耦合特性：

衬底类型	掺杂浓度	电阻率	耦合特性
轻掺杂（高阻）	低	高	耦合程度与距离关系强，可用保护环（Guard Ring）
重掺杂（低阻）	高	低	整个衬底近似等电位，耦合更均匀更难隔离

抑制技术：

• 保护环（Guard Ring）：围绕敏感/噪声模块的 p+/n+ 环
• 深 N 阱（Deep N-well）：将 NMOS 与 p 衬底隔离
• 埋层（Buried Layer）：高掺杂埋层作为噪声吸收层

3. 电源引脚分配策略

正确做法：

• 模拟和数字分别使用独立的电源/地引脚对
• 关键敏感模块使用多个电源引脚（共需 7-9 个引脚）
• 避免数字电源噪声通过电源线耦合到模拟电源

片上去耦（On-chip Decoupling）：

• 在电源和地之间放置 MOS 电容 $C_D$
• 谐振去耦：可调谐至时钟频率 $f_r=1/(2\pi \sqrt{LC})$

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PSRR（电源抑制比）

PSRR 衡量运放抑制电源噪声的能力：

$$PSRR=\frac{A_{v,diff}}{A_{v,dd}}$$

其中 $A_{v,dd}$ 是电源到输出的增益。PSRR 随频率增加而下降（典型值：DC > 100dB，高频降至 40dB 以下）。

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设计降低耦合的实用规则

Sansen §24 总结的降噪技术：

噪声源侧：

1. 降低数字电路开关活动（门控时钟、数据编码）
2. 扩展开关活动（多相时钟、交错）
3. 使用电流模逻辑（Current Mode Logic, CML）替代 CMOS 逻辑

接收端：

1. 全差分设计（共模噪声被抵消）
2. 敏感的模拟电路远离数字模块
3. 保护环紧贴晶体管
4. 敏感区域下方使用埋层
5. 片上集成去耦电容
6. 独立的模拟/数字电源引脚

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Sansen 的独特贡献

Sansen §24 是经典教材中唯一系统性覆盖混合信号耦合的章节（Gray/Razavi/Allen/Baker 均未设专门章节）：

维度	Sansen §24	其他教材
噪声生成	定量公式	仅定性描述
供电弹跳	封装电感模型 + 引脚电感数值	无
衬底模型	轻/重掺杂对比 + 保护环	版图相关章节提及
PSRR	频率依赖分析	运放章节提及
设计流程	从噪声源到接收端的系统化策略	无

关联页：Sansen 模拟集成电路设计精粹 深度解析 §24