存储器电路
半导体存储器是 VLSI 芯片中面积占比最大的电路模块。从 DRAM 的 1T1C 单元到 SRAM 的 6T 单元、从 NOR/NAND ROM 到浮栅 Flash，感测放大器的设计是决定存储性能的核心。Baker §16 以电路设计者视角深入讲解存储器阵列架构、感测放大器设计和存储单元操作。本文基于 Baker §16（§16.1-§16.3）。
前后关系
前置知识：
- CMOS反相器与数字逻辑 — 反相器、锁存器基础
- MOS晶体管模型与特性 — MOS 开关、寄生电容
- CMOS工艺与器件 — 阱、接触孔、版图
外部关联：
- CMOS反相器与数字逻辑 — 译码器、缓冲器
- 数据转换器基础 — ADC 中的采样保持与存储器接口
阵列架构（§16.1）
位线寄生
位线（bit line）的寄生电容主要来自 MOSFET 源/漏扩散结电容（周期性地挂在每个字线上）：
典型值：250 字线 × 0.4fF + 0.1pF ≈ 100fF/bit line。
感测基础（§16.1.1）
存储器读出时，位线上的电压变化 可低至 50mV 或更小。感测放大器的任务是：
- 检测位线上的微小电压变化方向
- 将位线驱动至全摆幅逻辑电平（加速后续操作 + 刷新 DRAM）
开阵列架构（§16.1.1, Fig. 16.6）
感测放大器位于两个阵列之间，每个输入连接一个阵列的位线。这种”打开的书”结构保证感测放大器两输入端的负载电容匹配：
折叠阵列（§16.1.2, Fig. 16.13）
位线和互补位线在同一阵列内相邻排列，一个”折叠”在一起。
芯片组织（§16.1.3）
行地址→行译码器→字线驱动→存储阵列→列译码→感测→输出。
感测放大器设计（§16.2）
NMOS 感测放大器（NSA, Fig. 16.5）
- 交叉耦合 NMOS 对构成锁存器
- 预均衡：
- 求值：senseN 升高，两个位线间的小电压差被正反馈放大
均衡电路（Fig. 16.7）
ME1-ME3 三个 NMOS：
- ME1/ME2 短路位线到
- ME3 短路两输入
- 均衡期间所有字线保持低电平
关键非理想效应（§16.2.1）
- 踢噪（Kickback Noise）：感测求值时，位线上的电荷通过 注入感测放大器输入节点
- 时钟馈通：senseN 信号跳变时耦合到存储节点
- 竞争电流（Contention Current）：感测过程中两边的电流竞争
缓解措施：移除感测放大器输出端的存储电荷（孤立寄生）、创建不平衡偏置。
行/列译码器（§16.2.2）
- 全局译码器 + 局部译码器：减少版图面积
- 字线驱动（§16.2.3）：大尺寸 Buffer 驱动长字线
存储单元（§16.3）
DRAM 单元（§16.1.2, Fig. 16.14）
- 1T1C：一个 NMOS + 一个存储电容
- 破坏性读出 → 读出后需刷新
- 刷新周期：典型 64ms
SRAM 单元（§16.3.1, Fig. 16.38）
- 6T：交叉耦合反相器 + 两个存取管
- 非破坏性读出
- 速度快但面积大（每 bit 6 管）
ROM（§16.3.2）
- NOR ROM：位线上拉 + 编程管下拉（快速）
- NAND ROM：串联下拉（面积小、慢）
浮栅存储器（§16.3.3, Fig. 16.41）
- 阈值电压调制：通过浮栅上的电荷改变
- EPROM：UV 擦除（ 回默认）
- Flash：隧道效应编程/擦除，块级操作
Baker 与数字教材对比
| 主题 | Baker §16 | Rabaey §9 | Weste §8 |
|---|---|---|---|
| 阵列架构 | √ 开阵列+折叠 | √ | √ |
| NSA/PSA 设计 | 详细（含踢噪） | 一般 | 一般 |
| 均衡电路 | √ 完整 | √ | √ |
| 刷新操作 | √ | √ | √ |
| DRAM/SRAM/ROM | √ | √ | √ |
| Flash | √ | √ | √ |
| SPICE 验证 | √ | 无 | 无 |
| 踢噪机理 | √ 深入 | 简略 | 简略 |
Baker 独特价值：从电路细节角度理解存储器——感测放大器中的踢噪电流、竞争电流、不匹配等问题，并以 SPICE 仿真验证。
关联页：Baker CMOS 电路设计版图与仿真 深度解析 §16