短沟道效应与弱反型

随着 CMOS 工艺特征尺寸不断缩小（进入深亚微米和纳米时代），长沟道 MOS 的平方律模型在许多实际设计中不再准确。速度饱和、迁移率退化、DIBL 等短沟道效应显著改变器件的 I-V 特性；同时，弱反型（亚阈值） 导电在低功耗模拟设计中日益重要。理解这些非理想效应是现代模拟 IC 设计的基本要求。本文基于 Gray §1.7-§1.8 和 §1.9 提炼。

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前后关系

前置知识：

• MOS晶体管模型与特性（§1.5-§1.6）— 长沟道平方律模型作为比较基准
• pn结耗尽区分析（§1.2）— 源/漏结耗尽区

本书内部链条：

• 短沟道效应与弱反型（本文，§1.7-§1.8）→ 单管与多管放大器（Ch.3）— 短沟道器件的增益和线性度
• → 电流镜与有源负载（Ch.4）— 匹配特性随沟道长度变化
• → 运算放大器设计基础（Ch.6）— 先进工艺中运放设计需考虑短沟道效应
• → 全差分运算放大器（Ch.12）— 短沟道器件的输出阻抗和 CMFB 设计

外部关联：

• CT-ΔΣ积分器实现与OTA架构 — 短沟道器件的有限增益影响积分器性能
• 振荡器设计与相位噪声 — 短沟道器件的 1/f 噪声更大
• 采样理论基础 — MOS 开关导通电阻与沟道长度相关

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原理介绍

1.7 短沟道效应

当 MOS 沟道长度缩小到深亚微米（< 0.5 μm）乃至纳米（< 100 nm）时，以下效应变得显著：

1.7.1 速度饱和（Velocity Saturation）

物理机制：在长沟道器件中，载流子漂移速度 $v=\mu \mathcal{E}$ 随电场线性增加。但在短沟道器件中，水平电场极强（$L$ 小 → $\mathcal{E}=V_{DS}/L$ 大），载流子速度达到饱和值 $v_{sat}$（约 $10^7$ cm/s）。

速度-电场关系（经验模型）：

$$v=\frac{\mu \mathcal{E}}{1+\mathcal{E}/{\mathcal{E}}_{crit}},{\mathcal{E}}_{crit}=\frac{2v_{sat}}{\mu }$$

对 I_D 的影响：

当 $\mathcal{E}\gg {\mathcal{E}}_{crit}$（即 $V_{DS}/L\gg {\mathcal{E}}_{crit}$）时：

• 饱和区漏极电流不再与 $(V_{GS}-V_{th}{)}^2$ 成正比，而变为线性关系：

$$I_{D,sat}=W{v}_{sat}{C}_{ox}(V_{GS}-V_{th}-V_{Dsat}/2)\approx W{v}_{sat}{C}_{ox}(V_{GS}-V_{th})$$

其中饱和电压也变小：

$$V_{Dsat}\approx \frac{v_{sat}L}{\mu }+(V_{GS}-V_{th})<(V_{GS}-V_{th})(\text{长沟道值})$$

设计含义：

• 跨导在速度饱和下不再随 $\sqrt{I_D}$ 增大，而是趋于常数：

$$g_{m,sat}\approx W{v}_{sat}{C}_{ox}$$

• 短沟道 MOS 的 $g_m/I_D$ 效率低于长沟道预测值
• 速度饱和限制了对 $I_D$ 的提升（增加 $V_{ov}$ 不再有效）

1.7.2 跨导与过渡频率的修正

长沟道：

$$g_m=\mu C_{ox}\frac{W}{L}(V_{GS}-V_{th})$$

短沟道（速度饱和主导）：

$$g_m\approx W{v}_{sat}{C}_{ox}$$

f_T 的变化：

• 长沟道：$f_T\propto (V_{GS}-V_{th})/L^2$
• 短沟道：$f_T\propto v_{sat}/L$ — 仍然是 L 越小 f_T 越高，但比例关系改变

1.7.3 迁移率退化（垂直电场效应）

物理机制：栅极垂直电场将载流子压向 Si-SiO₂ 界面，界面散射增加，有效迁移率降低。

经验模型：

$${\mu }_{eff}=\frac{{\mu }_0}{1+\theta (V_{GS}-V_{th})}$$

其中 $\theta$ 为迁移率退化系数（典型值 0.1~1 V${}^{-1}$）。

对 I_D 的影响（饱和区）：

$$I_D=\frac{K^{\prime }(W/L)(V_{GS}-V_{th}{)}^2}{1+\theta (V_{GS}-V_{th})}$$

其中 $K^{\prime }={\mu }_0{C}_{ox}/2$。

1.7.4 其他短沟道效应

效应	描述	影响
DIBL (漏致势垒降低)	漏极电压降低源端势垒，使 V_th 下降	$V_{th}$ 随 $V_{DS}$ 增大而减小，降低输出电阻
衬底电流	高能载流子在漏端碰撞电离产生电子-空穴对	衬底电流可能触发门锁（latchup）
多晶硅栅耗尽	多晶硅栅中的多晶耗尽层增加等效 t_ox	C_ox 减小，g_m 减小
量子效应	纳米级栅氧中电子波函数量子化	V_th 增大，C_ox 有效值减小

DIBL 的建模：

$$V_{th}=V_{th0}-\sigma V_{DS}$$

其中 $\sigma$ 为 DIBL 系数。DIBL 导致输出电阻进一步降低（$r_o$ 减小），与沟道长度调制效应叠加。

1.8 弱反型（亚阈值区）

当 $V_{GS}<V_{th}$ 时，MOS 器件并非完全截止，而是存在亚阈值电流（也称为弱反型导电）。

1.8.1 亚阈值电流

在弱反型区，漏极电流由扩散（而非漂移）主导，行为类似 BJT 的指数特性：

$$I_D=I_{D0}\frac{W}{L}\exp \frac{V_{GS}-V_{th}}{n{V}_T}\left[1-\exp \left(-\frac{V_{DS}}{V_T}\right)\right]$$

其中：

• $n=1+C_{dep}/C_{ox}\approx 1.2\text{-}1.8$：亚阈值斜率因子
• $I_{D0}$：特征电流（与工艺相关）
• 当 $V_{DS}>3V_T$ 时，$[1-\exp (-V_{DS}/V_T)]\approx 1$，电流与 $V_{DS}$ 无关（饱和）

亚阈值斜率：

$$S=n{V}_T\ln 10=2.3n{V}_T\approx 60\text{-}100\text{mV/dec}$$

物理意义：栅压每增加 S（mV），漏极电流增大 10 倍。理想最小值为 60 mV/dec（n=1）。

1.8.2 弱反型下的跨导

与 BJT 类似，弱反型 MOS 的跨导为：

$$g_m=\frac{I_D}{n{V}_T}$$

对比：

• BJT：$g_m=I_C/V_T$（更大，因为 n≈1）
• 弱反型 MOS：$g_m=I_D/(n{V}_T)$（比 BJT 小 n 倍）
• 强反型 MOS：$g_m=\sqrt{2\mu C_{ox}(W/L)I_D}$（与 $\sqrt{I_D}$ 成正比）

这意味着：在相同偏置电流下，弱反型 MOS 的 $g_m/I_D$ 效率最高（接近 BJT），非常适合低功耗设计。

1.8.3 弱反型的频率响应

$$f_T=\frac{g_m}{2\pi C_{gs}}\approx \frac{I_D/(n{V}_T)}{2\pi \cdot \frac{2}{3}WL{C}_{ox}}$$

弱反型下 $I_D$ 很小，因此 $f_T$ 很低。这是低功耗与高速度之间的基本权衡。

1.8.4 设计考虑

参数	弱反型	强反型
g_m/I_D	最大（~1/(nV_T)）	较低（∝ 1/√I_D）
速度/f_T	低	高
匹配	较好（大 W/L）	依赖面积
线性度	差（指数特性）	较好（平方律）
噪声	热噪声低，1/f 显著	热的
适用场景	低功耗、高增益（如 OTA）	高速、高线性度

1.9 衬底电流

短沟道器件中，沟道载流子在漏端强电场区获得高能量（成为”热载流子”），通过碰撞电离产生电子-空穴对。其中空穴（NMOS）流向衬底形成衬底电流 $I_{sub}$，电子则被漏极收集。

$$I_{sub}\approx I_D\cdot A\exp \left(-\frac{B}{V_{DS}-V_{Dsat}}\right)$$

影响：

• 产生额外的直流功耗
• 最严重时触发 CMOS 闩锁效应（latchup）
• 热载流子注入栅氧会导致器件参数随时间退化（可靠性问题）

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设计考虑总结

选择沟道长度 L 的权衡

小 L（短沟道）	大 L（长沟道）
✅ 高 f_T、高速度	✅ 高 r_o（输出阻抗大）
✅ 高电流密度	✅ 良好的匹配（大面积）
❌ 低 r_o（DIBL + CLM）	✅ 低 1/f 噪声
❌ 低 g_m/I_D 效率	❌ 低速度
❌ 严重短沟道效应	❌ 大电容

选择过驱动电压 $V_{ov}$ 的权衡

小 $V_{ov}$（弱反型/近阈值）	大 $V_{ov}$（强反型）
✅ 高 g_m/I_D（高效率）	✅ 高速度（大电流）
✅ 低 $V_{Dsat}$（大摆幅）	✅ 良好线性度
❌ 低速度	❌ 低 g_m/I_D
❌ 对 V_th 变化敏感	❌ 电压余量受限

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参考文献

1. P. R. Gray, P. J. Hurst, S. H. Lewis, R. G. Meyer, Analysis and Design of Analog Integrated Circuits, 5th ed., Wiley, 2009, §1.7-§1.9.
2. Y. P. Tsividis, Operation and Modeling of the MOS Transistor, 2nd ed., Oxford, 1999, Ch.4-5.
3. B. Razavi, Design of Analog CMOS Integrated Circuits, McGraw-Hill, 2001, Ch.16.
4. T. H. Lee, The Design of CMOS Radio-Frequency Integrated Circuits, 2nd ed., Cambridge, 2004, Ch.7-8.
5. C. G. Sodini, P. K. Ko, J. L. Moll, “The Effect of High Fields on MOS Device and Circuit Performance,” IEEE Trans. Electron Devices, vol. ED-31, pp. 1386-1393, Oct. 1984.
6. R. R. Troutman, Latchup in CMOS Technology, Kluwer, 1986.

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📚 Razavi 补充

Razavi 第 2 版新增第 17 章（Short-Channel Effects and Device Models），在 Gray §1.7-1.9 的覆盖基础上大幅扩展：

1. Scaling Theory（Razavi §17.1）——Gray 未系统覆盖

• 恒定电场缩放（Constant-Field Scaling）：尺寸和电压按相同比例 $k$ 缩放
  • $V_{DD}\propto 1/k$，$I_D\propto 1/k$，$P\propto 1/k^2$
• 广义缩放（Generalized Scaling）：电压按 $\kappa$、尺寸按 $\lambda$ 不同比例
• 恒压缩放：芯片间兼容但功耗过高
• 理解缩放理论对预测工艺演进方向至关重要

2. 短沟道效应系统归纳（Razavi §17.2）——比 Gray §1.7 更全面

• 阈值电压变化（DIBL）：$V_{TH}$ 随沟道长度缩短而降低
• 迁移率退化：垂直电场 → 表面散射 → ${\mu }_{eff}$ 下降模型更详细
• 速度饱和：$I_{D,sat}\approx W{C}_{ox}(V_{GS}-V_{TH})v_{sat}$（非平方律！）
• 热载流子效应：栅氧注入 → $V_{TH}$ 漂移（可靠性分析）
• 输出阻抗随 $V_{DS}$ 变化：DIBL 导致 $r_o$ 进一步下降

3. BSIM 模型介绍（Razavi §17.3）——Gray 完全未覆盖

• Level 1 → Level 3 → BSIM3v3 → BSIM4 的模型演进
• BSIM4 包含：DIBL、CLM（沟道长度调制）、SCBE（衬底电流体效应）、NQS（非准静态）等
• 温度依赖性模型

4. 工艺角分析（Razavi §17.4）——Gray 完全未覆盖

• TT/FF/SS/FS/SF 五个工艺角及其物理意义
• 电阻和电容工艺角（Poly/扩散电阻、MIM/MOM 电容）
• 最坏情况设计方法（Worst-Case Design）：在所有工艺角下验证电路性能
• Monte Carlo 分析 vs 工艺角分析的适用场景

知识定位：Razavi Ch.2 的平方律模型适合初学者快速上手电路分析；Razavi Ch.17 在读者掌握足够电路知识后深入器件物理。建议的学习路径：Gray §1.7-1.9（基础）→ 本页（概念巩固）→ Razavi Ch.17（深入）→ BSIM 手册（专业）。

关联页：Razavi Design of Analog CMOS ICs 深度解析 §17

双向链接

本文链接到

• MOS晶体管模型与特性 — 长沟道模型作为对比基准
• MOSFET器件物理与缩放 — Sze 缩放理论与先进结构
• Gray 模拟集成电路分析与设计 深度解析 — 来源导航页
• Sze Physics of Semiconductor Devices 深度解析 — Sze 补充来源

链接到本文

• 单管与多管放大器 — 短沟道器件的增益限制
• 电流镜与有源负载 — 短沟道电流镜输出阻抗低
• 运算放大器设计基础 — 先进工艺运放设计考虑短沟道效应
• CT-ΔΣ积分器实现与OTA架构 — 有限增益与短沟道相关
• 振荡器设计与相位噪声 — 1/f 噪声与沟道长度相关
• 电路中的Jitter与Phase Noise — 热载流子效应
• Allen CMOS Analog Circuit Design 深度解析 — §3.2 速度饱和

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📘 Allen 3e 补充（§3.2 速度饱和与迁移率退化建模）

Allen 3e 在第 3 章中新增了速度饱和效应的详细建模（§3.2），与 Gray/Razavi 对短沟道效应的覆盖形成互补。

速度饱和模型（Allen §3.2 3e 新增）：

• 载流子漂移速度：$v=\frac{{\mu }_{0}E}{1+E/E_c}$，其中 $E_c$ 为临界电场
• 饱和区漏电流修正：
  • 长沟道（$L\gg$）：$I_{D,sat}=\frac{K^{\prime }W}{2L}(V_{GS}-V_T{)}^2$
  • 短沟道（速度饱和主导）：$I_{D,sat}=W{C}_{ox}{v}_{sat}(V_{GS}-V_T)$
  • 过渡区域：$I_{D,sat}=\frac{K^{\prime }W}{2L}(V_{GS}-V_T{)}^2\times \frac{1}{1+(V_{GS}-V_T)/(L{E}_c)}$

迁移率退化：

• $\mu ={\mu }_0/[1+\theta (V_{GS}-V_T)]$
• $\theta$ 的值通常在 0.1-1 $V^{-1}$ 之间，与栅氧厚度相关
• 退化效应在先进工艺（$t_{ox}<3nm$）中尤为显著

与 Gray/Razavi 覆盖对比：

• Gray（§1.7-1.8）：短沟道效应（速度饱和/迁移率退化/DIBL）和弱反型的物理根源更深入
• Razavi（§17.1-17.4）：Scaling Theory、BSIM 模型、工艺角的系统覆盖
• Allen（§3.2/§3.5）：速度饱和的工程设计公式，直接用于手算设计

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📘 Baker 3e 补充（Ch.6 短沟道效应与 BSIM4 参数关联）

Baker 对短沟道效应的覆盖特色在于将物理效应直接映射到 BSIM4 SPICE 模型参数，为仿真提供可操作的指导。

1. Baker 独有的短沟道效应覆盖

效应	Baker §6	Gray §1.7	Razavi §17
NBTI（负偏压温度不稳定性）	√ 明确讨论	无	无
栅隧道漏电	√ $I_{gate}$ 模型	无	简略
氧化层击穿	√ 时间相关介质击穿 TDDB	无	简略
LDD 结构详解	√ 版图截面	提及	√
热载流子注入	√ 衬底电流模型	√	√

NBTI 和栅隧道漏电在 45nm 以下工艺中成为重要可靠性问题，但 Gray/Razavi/Allen 均未系统覆盖。

2. BSIM4 参数与物理效应的映射

Baker 的独特贡献在于将短沟道现象的物理描述与SPICE 模型参数直接关联：

• DIBL → $V_{th}=V_{th0}-\sigma V_{DS}$，BSIM4 参数 $DVT0$, $DVT1$ 控制
• CLM（沟道长度调制） → BSIM4 参数 $PCLM$（影响 $r_o$）
• 速度饱和 → $V_{SAT}$（载流子饱和速度），$ESATM$（临界电场）
• 迁移率退化 → $UA$, $UB$, $UC$（垂直电场退化系数）
• 衬底电流（热载流子） → 与 $I_{SUB}\approx I_D\cdot A\exp (-B/(V_{DS}-V_{Dsat}))$ 关联的模型参数

这种效应↔参数的直接映射在其他教材中找不到——Gray 使用 LEVEL 1 模型不具备这些参数，Razavi 介绍 BSIM 历史但不做参数级解读。

3. 设计实用性

• 亚阈值公式：$I_D=I_{DO}(W/L)(1+\lambda V_{DS})\exp (V_{GS}/(n{V}_T))$（与 Gray Eq. 1.166 一致）
• 给出完整的短沟道 $g_m/I_D$ 曲线族（不同 $L$ 下），可直接用于手算设计起点选择
• 强调 $g_m/I_D$ 方法在短沟道设计中比平方律模型更准确

关联页：Baker CMOS 电路设计版图与仿真 深度解析 §6

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📚 Sze 补充——恒场缩放理论、热载流子衬底电流与寄生双极击穿（Ch.6 §6.4-§6.5）

Sze Ch.6 §6.4 和 §6.5 从器件物理视角提供了比 Gray/Razavi 更系统的缩放理论和热载流子效应定量分析。

1. 恒场缩放理论（Constant-Field Scaling）（§6.4.1）

Dennard 缩放规则：所有尺寸和电压按同一比例 $\kappa$ 缩小：

参数	缩放因子
沟道长度 $L$、氧化层 $t_{ox}$	$1/\kappa$
电压 $V$	$1/\kappa$
掺杂浓度 $N$	$\kappa$
电流 $I_D$	$1/\kappa$
功耗 $P$	$1/{\kappa }^2$
功耗密度	${\kappa }^2$
延迟 $t_d$	$1/\kappa$
延迟-功耗积	$1/{\kappa }^3$

恒压缩放（仅缩小尺寸、保持电压）：电流增大 $\kappa$ 倍、功耗密度增大 ${\kappa }^3$ 倍——实际更常用但功耗密度增长更快。

2. 电荷共享模型（§6.4.2）

短沟道中，源/漏耗尽区与栅控耗尽区重叠，栅对沟道电荷的控制减弱：

• $V_T$ 随 $L$ 缩短而下降
• Sze 给出了基于几何模型的 $\Delta V_T$ 定量表达

3. DIBL 的定量分析（§6.4.3）

$$\Delta V_T\propto -V_D\cdot \exp (-L/\lambda )$$

其中 $\lambda$ 为特征衰减长度，与器件几何相关。DIBL 导致 $V_T$ 随 $V_{DS}$ 增大而减小，输出电阻进一步降低。

4. 热载流子衬底电流的定量模型（§6.4.5）

衬底电流呈钟形曲线：

$$I_{sub}=I_D\cdot \alpha \cdot l_p$$

其中 $\alpha$ 为电离系数（强电场依赖），$l_p$ 为 pinch-off 区长度。$I_{sub}$ 峰值出现在 $V_G\approx V_D/2$ 附近。

经验表达：

$$I_{sub}=C_1{I}_D(V_D-V_{Dsat})\exp \left(-\frac{C_2}{V_D-V_{Dsat}}\right)$$

5. 寄生双极击穿（§6.4.5）

短沟道 MOSFET 中，源-衬底-漏等效于寄生 npn 双极晶体管。源-漏击穿电压：

$$V_{BDs}=V_{BDx}\cdot (1-{\alpha }_{npn}{)}^{1/n}$$

其中 ${\alpha }_{npn}$ 是寄生双极的共基极电流增益，$n\approx 5.4$。减小衬底电阻 $R_{sub}$ 使 $I_{BS}\cdot R_{sub}<0.6$ V 可避免此效应。

6. GIDL（栅感应漏极漏电）（§6.4.5）

栅-漏交叠区形成 gated-diode 结构，在特定偏压下发生带带隧道效应。短沟道器件中，GIDL 在 $V_G=0$ 时已存在，构成 off-state 漏电分量。

7. 先进 MOSFET 结构概述（§6.5）

Sze 还讨论了多种先进结构以控制短沟道效应：

• Retrograde 沟道掺杂：表面低浓度（高迁移率）+ 亚表面高浓度（抗穿通）
• High-$\kappa$ 栅介质：HfO₂、Al₂O₃ 等，$\kappa =9$-$30$，降低等效氧化层厚度
• SOI：薄体抑制穿通、改善亚阈值摆幅、消除閂锁
• 3D 结构（FinFET 前身）：surround gate 从两侧包围薄体
• 功率 MOSFET：DMOS（垂直电流）和 LDMOS（横向电流，RESURF 技术）

差异定位：Gray §1.7-1.9 以电路设计视角覆盖短沟道效应；Razavi §17 增加 Scaling Theory 和 BSIM 模型；Baker §6 将效应映射到 BSIM4 参数；Sze Ch.6 则从器件物理层面提供恒场缩放定量分析、热载流子衬底电流模型和寄生双极击穿的完整推导，是理解“为什么”的权威参考。

关联页：Sze Physics of Semiconductor Devices 深度解析 Ch.6 | MOSFET器件物理与缩放 §6-§8

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📕 Maricau 补充——纳米CMOS老化效应的电路级系统性覆盖（Ch.2-3）

Maricau & Gielen 从模拟电路可靠性视角系统覆盖了纳米 CMOS 老化效应，补充了 Gray/Razavi/Baker/Sze 均未涉及的电路级老化分析。

1. HCI 四种机制的电路级影响

机制	条件	电路影响
CHE	$V_G\approx V_D$	长沟道低 $V_G$ 最严重
DAHC	高 $V_D$、低 $V_G$	最严重退化（$2V_{GS}=V_{DS}$）
SHE	高衬底偏压	堆叠器件（cascode/差分对）
SGHE	二次碰撞电离	贡献有限

2. BTI 永久+可恢复分量的电路含义

$$\Delta V_{TH}\propto \left[\exp ({\alpha }_1{V}_{GS})t^{n_P}+V_{GS}^{{\alpha }_2}(C_R+n_R{\log }_{10}t)\right]\exp (-E_a/kT)$$

• 可恢复分量意味着应力移除后部分退化消失 → 电路测量条件影响老化评估
• sub-45nm BTI 随机化 → 初始匹配器件随时间产生失配 → 差分对/电流镜性能退化

3. 老化等效晶体管模型

所有老化效应统一为等效晶体管参数偏移：

• $\Delta V_{TH}=\Delta V_{TH,HCI}+\Delta V_{TH,BTI}$
• $\mu ={\mu }_0/(1+\beta \Delta N_{IT})$
• 可直接嵌入标准 SPICE 进行电路级老化仿真

4. 对模拟电路设计的影响

• 老化导致 $V_{TH}$ 漂移 → 偏置点变化 → 增益/带宽/失调退化
• 老化导致迁移率退化 → $g_m$ 降低 → 增益下降
• 老化增加失配 → CMRR 恶化、差分对失调增大
• 需要电路级可靠性仿真（而非仅器件级）来准确评估

差异定位：Gray/Razavi 不覆盖老化；Baker §6 简略提及 NBTI/TDDB；Sze Ch.6 从器件物理讨论热载流子；Maricau 是唯一提供完整 HCI/BTI/TDDB 紧凑模型 + 电路级仿真方法的专著。

关联页：Maricau Analog IC Reliability in Nanometer CMOS 深度解析 | CMOS晶体管老化效应 | 晶体管老化紧凑模型 | 模拟IC可靠性仿真方法