纳米 CMOS 运放设计方法学

在纳米 CMOS 工艺（28nm 及以下）中，传统平方律模型因速度饱和、迁移率退化、DIBL 等短沟道效应而严重失准。Razavi 第 2 版 Ch.11 提出的 $g_m/I_D$ 查找表方法 取代了平方律手算，成为纳米运放设计的系统方法论。本文基于 Razavi Ch.11、Gray §6 和 Sansen Ch.7 提炼。

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前后关系

前置知识：

• MOS晶体管模型与特性 — 平方律模型的局限与纳米效应
• 频率补偿技术 — Miller/Cascode 补偿
• 两级Miller运放设计 — 经典两级运放架构
• 套筒与折叠Cascode运放 — Telescopic/Folded-Cascode 架构

本书内部链条：

• 纳米 CMOS 运放设计（本文）→ Razavi Design of Analog CMOS ICs 深度解析 §11
• → 运算放大器设计 — 纳米与非纳米设计的统一视角

外部关联：

• 短沟道效应与弱反型 — 速度饱和、DIBL 等物理机制
• CMOS工艺缩放对模拟电路的影响 — 工艺缩放的模拟电路挑战

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1. 平方律模型在 28nm 的失效

BSIM4 数据的偏差（Fig. 11.1-11.2）：

• $W/L=5\mu \text{m}/40\text{nm}$ NMOS 的 $I_D$-$V_{DS}$ 曲线与最佳拟合平方律偏差 > 30%
• $V_{GS}-V_{TH}=350\text{mV}$ 时 $V_{DS,sat}\approx 0.15\text{V}$（远小于平方律预测的 0.35V）

三大核心效应：

效应	物理机制	对设计的影响
速度饱和	横向电场 > $E_{crit}\approx 1\text{V}/\mu \text{m}$	$g_m=W{C}_{ox}{v}_{sat}$（与 $V_{GS}$ 和 $L$ 无关）；$I_D$ 与过驱动线性相关而非平方
迁移率退化	垂直电场挤压载流子至界面	$\mu ={\mu }_0/[1+\theta (V_{GS}-V_{TH})]$；$g_m$ 先升后平
$f_T$ 缩放受限	$f_T=g_m/[2\pi (C_{GS}+C_{GD})]$ 受速度饱和限制	28nm 典型 $f_T=200\text{-}300\text{GHz}$

工程结论：平方律可用于初始偏置估算，但纳米设计的尺寸确定必须基于仿真/查找表。

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2. $g_m/I_D$ 查找表设计方法

方法学核心

以 $g_m/I_D$ 作为核心设计变量替代 $(V_{GS}-V_{TH})$ 或 $W/L$：

$$GBW=\frac{g_m}{2\pi C_L},\frac{g_m}{I_D}=f(V_{GS},L)$$

与传统平方律方法的对比

维度	传统平方律方法	$g_m/I_D$ 查找表方法
模型精度	低（纳米工艺误差 > 50%）	高（基于实测/仿真数据）
设计变量	$(V_{GS}-V_{TH})$ 或 $W/L$	$g_m/I_D$（直接映射到性能）
弱反型处理	不适用	自然覆盖（高 $g_m/I_D$ 区）
速度饱和	不适用	自动包含（低 $g_m/I_D$ 区）
沟长选择	凭经验	系统化（$L$ 作为独立变量查表）
手算可行性	高（简单公式）	中（需查找表数据）
与仿真的一致性	差	好（可用同一组数据）

四种设计场景

场景	给定条件	待求	迭代方法
1	$I_D$, $V_{DS,min}$	$W/L$, $g_m$	选 $L$ → 查 $g_m/I_D$ 曲线 → 定 $V_{GS}$ → 算 $W$
2	$g_m$, $I_D$	$W/L$, $V_{DS,min}$	$g_m/I_D$ 直接定工作区 → 查 $f_T$ 曲线验速度
3	$g_m$, $V_{DS,min}$	$W/L$, $I_D$	最复杂，需迭代（$V_{DS,min}$ 限 $V_{GS}$ 上界，$g_m$ 限 $I_D$ 下界）
4	$g_m$（最小功耗）	最优 $(L,V_{GS})$	遍历组合，最优在弱-强反型交界（$g_m/I_D\approx 10\text{-}15{\text{V}}^{-1}$）

28nm 查找表示例

$L$ (nm)	$V_{GS}$ (V)	$g_m/I_D$ (1/V)	$f_T$ (GHz)	$V_{DS,sat}$ (V)
30	0.4	18.5	180	0.08
30	0.5	14.2	210	0.12
30	0.6	11.0	230	0.16
40	0.4	17.8	140	0.09
40	0.5	13.5	165	0.13
40	0.6	10.2	185	0.17
60	0.4	16.5	95	0.10
60	0.5	12.0	115	0.14
60	0.6	9.0	130	0.18

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3. 28nm Telescopic Op Amp 设计

规格：$V_{DD}=1\text{V}$，$A_v>50\text{dB}$，$f_u>300\text{MHz}$，$SR>100\text{V}/\mu \text{s}$，$C_L=1\text{pF}$

设计参数：

器件	角色	$(W/L)$	$I_D$
$M_{1,2}$	NMOS 输入对	$90\mu \text{m}/80\text{nm}$	$350\mu \text{A}$
$M_{3,4}$	PMOS Cascode 负载	$50\mu \text{m}/40\text{nm}$	—
$M_{5,6}$	PMOS Cascode	$45\mu \text{m}/80\text{nm}$	—

NFET vs PFET 第二级选择：

• NFET（$10\mu \text{m}/80\text{nm}$）：$(g_m{r}_O{)}_N=12.8$，$r_{ON}=1.86\text{k}\Omega$
• PFET（$10\mu \text{m}/80\text{nm}$）：$(g_m{r}_O{)}_P=17.5$，$r_{OP}=9.75\text{k}\Omega$ → 选择 PFET
• 缩放至 $41\mu \text{m}/80\text{nm}$ 容纳 $450\mu \text{A}$ 偏置

Miller 补偿设计：

• 补偿前 $f_u=3.2\text{GHz}$，PM≈−8°（不稳定）
• 目标 $f_{p1}=344\text{kHz}$，$C_C=4.5\text{pF}$
• 零极点抵消后 $C_C=0.8\text{pF}$，$R_z=450\Omega$ → $f_u=1.9\text{GHz}$，PM=65°

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4. 高速放大器设计（5GHz Telescopic）

规格：$V_{DD}=1\text{V}$，$A_v=4$，增益误差 ≤ 1%，$C_L=1\text{pF}$，$t_{s,0.5\%}<5\text{ns}$

7 步设计流程：

步骤	计算	结果
1. $g_{m1}$	$2\pi \times 800\text{M}\times 1\text{p}$	$5\text{mS}$
2. 工作点	$g_m/I_D=12{\text{V}}^{-1}$	$I_{D1}=417\mu \text{A}$
3. 尺寸	$W=I_D/(500\mu \text{A}/\mu \text{m})$	$0.83\mu \text{m}$
4. 增益	$A_0\approx g_{m1}{R}_{out}$	$750(57.5\text{dB})$
5. 带宽	$f_u=A_0{f}_{p1}$	$800\text{MHz}$
6. 建立时间	$t_{s,0.5\%}$	$4.5\text{ns}<5\text{ns}$
7. 摆率	$SR=I_{tail}/C_L$	$417\text{V}/\mu \text{s}$

缩放规则：$C_L^{\prime }=k\cdot C_L$ → $I_{tail}^{\prime }=k\cdot I_{tail}$，$W^{\prime }=k\cdot W$，带宽/摆率/PM 不变

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5. 拓扑对比与选择

拓扑	功耗	增益	$f_u$	SR	输出摆幅
Telescopic	$350\mu \text{A}$	52dB	350MHz	$140\text{V}/\mu \text{s}$	0.5V
两级 Miller	$350\mu \text{A}$	72dB	250MHz	$80\text{V}/\mu \text{s}$	1.0V
高速单级	$150\mu \text{A}$	35dB	800MHz	$200\text{V}/\mu \text{s}$	0.7V

选择指南：

• 高增益（>65dB）→ 两级 Miller
• 高速度（>500MHz）→ 高速单级 Telescopic
• 中等要求 → Telescopic（最佳折衷）
• 28nm 下输出摆幅是主要约束（$4V_{DS,sat}$ 占电源 60%+）

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6. 纳米设计的工程启示

1. 平方律偏差：$I_D$ vs $V_{GS}$ 从平方退化为接近线性，$g_m$ 增长比预测慢 30-50%
2. 沟道长度是独立设计变量：$L$ 对 $g_m$, $f_T$, $r_o$, $V_{DS,sat}$ 的影响需基于查找表
3. 输出摆幅是主要限制：$V_{DD}=1\text{V}$ 时 Cascode 拓扑开销占电源 60%+
4. $g_m/I_D$ 的真正价值：不是精度（仿真更准），而是设计空间的可视化

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7. PVT 角分析（28nm 两级运放实例）

工艺角效应（$V_{DD}=1\text{V}$，$T=27°\text{C}$）

参数	TT	SS	FF	SF	FS
$g_{m1}$	18.8mS	13.2mS (−30%)	26.3mS (+40%)	13.2mS (−30%)	26.3mS (+40%)
开环增益	72dB	75dB	68dB	70dB	70dB
补偿后 PM	65°	78°	42°❗	55°	50°
$I_{total}$	350$\mu$A	260$\mu$A	480$\mu$A	310$\mu$A	410$\mu$A

关键启示：

• SS 角：速度瓶颈，$f_u$ 降至 1.2GHz，但 PM 改善至 78°（过阻尼）
• FF 角：稳定性威胁，PM 低至 42°（欠阻尼振铃风险），需用 1.2pF/1200Ω 保守补偿
• 修调建议：$C_C$ 用 4 位电容阵列（0.2pF LSB，范围 0.33.0pF），$R_z$ 用 4 位电阻阵列（100Ω LSB，范围 100Ω1.6kΩ）

完整 PVT 分析（含温度/电源电压/最坏组合）见 Razavi Design of Analog CMOS ICs 深度解析 §11.5

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关联页：Razavi Design of Analog CMOS ICs 深度解析 §11, 套筒与折叠Cascode运放, 两级Miller运放设计, 频率补偿技术