IADC 设计实例：22-bit 单比特与两步式

对应章节：Pavan《Understanding Delta-Sigma Data Converters》§12.5 核心内容：两个完整的 IADC 设计实例——22-bit 单比特三阶 IADC（Quiquempoix 2006，展示了旋转电容 DEM、分形序列失调消除、改进型 Sinc 滤波器等关键技术）和两步式 IADC（Chen 2015，展示了 N→2N-1 的放大器节省技术，65nm/10.7μW/99.8dB DR）。 参考文献：Quiquempoix et al. (2006), IEEE JSSC; Chen et al. (2015), IEEE JSSC

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前后关系

前置知识：单级IADC时域分析与设计流程 提供了三阶 IADC 的理论基础，IADC数字滤波器优化与噪声联合优化 提供了数字滤波器设计方法，多级IADC与扩展计数ADC 提供了多级/两步式架构的背景。

连接关系：

• MASH级联ΔΣ调制器原理 — MASH 理论基础
• DAC失配问题与旋转选择DWA原理 — 旋转电容 DEM 的理论基础
• 失调消除技术 — 分形序列属于失调消除技术的一种部署
• ΔΣ调制器中的抽取与插值滤波 — Sinc 滤波器设计
• ΔΣ调制器性能FoM — FoM 定义
• SCΔΣ调制器的高层设计与开关电容积分器 — SC 积分器设计

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实例一：22-bit 单比特三阶 IADC [6]

由 Quiquempoix 等人于 2006 年在 JSSC 上发表，采用 0.5μm CMOS 工艺实现。

顶层规格

参数	值
精度	22-bit
调制器阶数	三阶
量化器	单比特（免 DEM/校正）
拓扑	低失真 CIFF（图 12.3）
M（每周期步数）	1024
工艺	0.5μm CMOS
参考电压	5V

系数设计

系数由 ΔΣ Toolbox 设计并经过动态范围缩放：

$$a=[14/90.47],b=0.5674,c=[0.51260.3171]$$

开关电容电路（图 12.6）

单端 SC 实现，每个积分器有复位开关：

[input] → C1 → [∫] → C2 → [∫] → C3 → [∫] → [比较器]
                          ↑                      ↑
                   系数 a₂/a₃              前馈 a₁

关键电路技术：

1. 旋转电容输入结构（图 12.8）

输入级使用 6 个开关电容的旋转结构实现精确的 2/3 输入衰减：

• 在每个时钟周期，6 个输入电容中：
  • 4 个传递 $C_1\cdot u$（输入电荷）
  • 6 个传递 $C_1\cdot V_{\text{ref}}$（反馈电荷）
• 等效输入衰减因子 = 4/6 = 2/3
• 旋转：每个周期轮流选择不同的 4 个电容作为输入通道 → 失配误差被转换为带外周期噪声（类似于 DWA 原理）
• 虚线框内的 6 组电容是物理上相同的复制品 → 匹配误差被高频调制 → 精确实现 2/3 增益

2. 分形序列失调消除（Fractal Sequencing）

问题：三阶级联积分器对第一级失调极其敏感。假设第一级有 1 mV 失调：

• 积分器 1 输出：1, 2, 3, 4, …（发散）
• 积分器 2 输出：1, 0, 1, 0, …（非发散但异常）
• 积分器 3 输出：1, 1, 2, 2, 3, 3, …（发散）

简单斩波（+ - + -）不适用于多级积分器链——失调在第三级输出呈发散增长。

分形序列（图 12.9）：扩展了简单斩波的思路，使得多级积分器中失调相互抵消。

递归定义：

$${\text{S}}_1=(+-)$$ $${\text{S}}_2=(+--+)=[{\text{S}}_1{\overline{\text{S}}}_1]$$ $${\text{S}}_3=(+--+-++-)=[{\text{S}}_2{\overline{\text{S}}}_2]$$ $${\text{S}}_L=[{\text{S}}_{L-1}{\overline{\text{S}}}_{L-1}](12.17)$$

三阶 IADC 使用 ${\text{S}}_3$ 序列（8 个斩波相位）。

实现方式（图 12.9）：

• INV 和 /INV 开关由 ${\text{S}}_3$ 分形序列控制
• 当 INV 为高时，切换积分器的输入连接极性以翻转失调极性
• 同时交换 ${\varphi }_1$ 和 ${\varphi }_2$ 相位以保持信号积分极性一致
• 斩波频率可为 IADC 时钟的次谐波（图 12.10 中使用 $f_{\text{chop}}=f_s/64$）

效果：图 12.10 显示经过分形序列后三个积分器的输出归一化波形——输出不再发散，失调被有效消除。

3. 改进型 Sinc 数字滤波器

使用修改后的 Sinc 滤波器提供工频抑制凹陷：

$$H(z)=\frac{4(1-z^{-M})}{1-z^{-1}}(12.18)$$

其中 $M=512+512/2+512/2^6\approx 520$，在 50/60 Hz 处提供宽凹陷（图 12.11）。

测量结果

• 图 12.7：量化噪声功率 vs 输入——$M=1024$ 时无 Idle Tone
• 接近 $-V_{\text{ref}}$ 时量化器过载 → 噪声急剧增加
• 22-bit 精度验证了理论设计的完备性

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实例二：两步式 IADC [15]

由 Chen 等人于 2015 年在 JSSC 上发表，在 65nm CMOS 中实现。

顶层规格

参数	值
等效阶数	三阶（$2\times 2-1$）
所需放大器	2 个（对比单级三阶需 3 个）
M	192（$M_1=128,M_2=64$）
工艺	65nm CMOS
有源面积	0.2 mm²
功耗	10.7 μW
BW	250 Hz
DR	99.8 dB
SNDR	91 dB
FoM_W	0.76 pJ/conv
FoM_S	173.5 dB

工作原理（图 12.12）

第 1 步（$M_1=128$ 周期）：

• 二阶前馈 IADC 运行
• 第二级积分器 $x_2[M_1]$ 保存残差（含量化误差）
• 所有积分器复位

第 2 步（$M_2=64$ 周期）：

• 第二个积分器变为 S/H
• 剩余电路重配置为一阶 IADC
• 量化 $x_2[M_1]$

SC 电路实现（图 12.13）

第 1 步时的电路结构：

• 输入开关电容分支
• 两个级联积分器
• 前馈路径
• DWA（动态元素匹配）用于多 bit DAC

性能特征

• SQNR vs OSR（图 12.14）：两步式 IADC2 与单级 IADC3 几乎一致，远好于单级 IADC2
• 运放增益敏感度（图 12.15）：60-120 dB 范围内 SQNR 变化约 20 dB——可接受
• SNR/SNDR vs 输入幅度（图 12.16）：动态范围约 100 dB，SNDR 峰值 91 dB

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两个设计实例对比

特性	22-bit IADC [6]	两步式 IADC [15]
年份	2006	2015
阶数	三阶单级	等效三阶（两步）
放大器数	3	2
量化器	单比特	多比特（需 DEM）
M	1024	192
精度	22-bit	16-bit ENOB（99.8dB DR）
功耗	较高（0.5μm）	10.7 μW（65nm）
关键技术	旋转DEM、分形序列	时间复用放大器
适用场景	超高精度传感器	微功耗传感器阵列

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关键洞察

1. 单比特 vs 多比特的选择：22-bit 设计使用单比特量化器——虽然 M 更大（1024 vs 192），但完全避免了 DAC 失配问题，也不需要 DEM 或校准。两步式使用多比特以降低 M（提升速度），但必须用 DWA 处理 DAC 失配。

2. 分形序列是解决多级积分器失调消除的关键创新：简单斩波在单级积分器中有效，但在级联积分器中第一级失调会在后续各级被积分放大导致发散。分形序列通过递归构造的斩波模式使各级失调在周期结束时相互抵消——这是普通斩波做不到的。

3. 两步式 IADC 的 FoM_S=173.5 dB 极具竞争力：10.7 μW 功耗下 99.8 dB DR（16.3 ENOB），在生物医学传感器阵列场景中几乎无出其右。

4. 22-bit 设计验证了 IADC 理论的完整闭环：从 §12.2 的时域/z 域分析 → 系数设计 → SC 电路实现 → 旋转 DEM → 分形序列 → 改进型 Sinc 滤波器 → 硅片测量结果，构成了教科书级的完整设计验证链。

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参考文献

1. Quiquempoix, V. et al. (2006). “A low-power 22-bit incremental ADC.” IEEE J. Solid-State Circuits, 41(7), 1562–1571.
2. Chen, C.-H. et al. (2015). “A micro-power two-step incremental analog-to-digital converter.” IEEE J. Solid-State Circuits, 50(8), 1796–1808.
3. Márkus, J. et al. (2004). “Theory and applications of incremental delta sigma converters.” IEEE Trans. Circuits Syst. I, 51(4), 678–690.
4. Steensgaard, J. et al. (2008). “Noise-power optimization of incremental data converters.” IEEE Trans. Circuits Syst. I, 55(5), 1289–1296.
5. Agah, A. et al. (2010). “A high-resolution low-power incremental ADC with extended range for biosensor arrays.” IEEE J. Solid-State Circuits, 45, 1099–1110.

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