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CMOS VFC完整设计实例
CMOS VFC 完整设计实例 Azcona 等人在 0.18-μm CMOS 工艺下实现了四款完整的 VFC 芯片：VFC1（可编程，1.8V/<0.4mW）、VFC2（Rail-to-Rail，1.2V/<70μW）、VFC3/VFC4（差分输入，1.2V/<75μW）。所有芯片均经过流片验证，覆盖全温度范围（-40°C ~ +120°C）和电源电压变化测试。本文基于 Azcona Voltage-to-Frequency Converters: CMOS Design and Implementation Ch.4。 前后关系 前置知识： VFC压频转换器基础与架构 —...
Ivanov OpAmp Ch9 - 从结构到电路
Ivanov OpAmp Ch9: 从结构到电路 本章展示一个完整的上下而下OpAmp设计实例——从结构概念、晶体管尺寸选择到流片验证，使用0.5μm单N阱CMOS工艺，设计指标：50μA总静态电流、2.2-5.5V电源、轨到轨输入输出、5MHz GBW。本文基于Ivanov & Filanovsky (2004) Ch.9提炼。 前后关系 前置知识： Ivanov OpAmp Ch4 - 增益结构与频率补偿 — 增益结构与补偿 Ivanov OpAmp Ch5 - 输入级设计 — 输入级设计技术 Ivanov OpAmp Ch6 - 中间放大级 — 折叠共源共栅设计 Ivanov O...
16-bit音频CT-ΔΣ调制器设计实例
16-bit 音频 CT-ΔΣ 调制器设计实例 对应章节：Pavan《Understanding Delta-Sigma Data Converters》§10.10–§10.11 核心内容：一个完整的 16-bit 精度、24 kHz 带宽音频 CT-ΔΣ 调制器设计实例，采用单比特量化器 + 12-tap FIR 反馈 DAC 的创新架构（半数字 FIR DAC 兼具单比特的简单性与多比特的抗抖动/线性度优势），在 180nm CMOS 工艺中以 280 μW 功耗实现 98.2 dB SNDR，FoM_S = 182.3 dB。 参考文献：Pavan et al.
CT-ΔΣ设计实例
CT-ΔΣ 设计实例 §8.9 以三阶 CIFF CT-ΔΣ 调制器的完整设计实例，系统展示了从 NTF 综合到动态范围/频率缩放的全流程方法论。设计规格：三阶、16 级量化器、OSR = 64、信号带宽 500 kHz、OBG = 2.5。 前后关系 上下文：前几节建立了 CT-ΔΣ 的理论基础（§8.1-§8.4）、环路滤波器拓扑（§8.5）、复 NTF 零点（§8.6）、仿真建模（§8.7）和动态范围缩放（§8.8）。§8.9 将这些知识整合为一个完整的设计流程。 前置知识： CT-ΔΣ调制基础与一阶CT-MOD1 — 脉冲不变变换 高阶CT-ΔΣ调制与DAC脉冲形状效应 — N 阶设计...
IADC设计实例22-bit单比特与两步式
IADC 设计实例：22-bit 单比特与两步式 对应章节：Pavan《Understanding Delta-Sigma Data Converters》§12.5 核心内容：两个完整的 IADC 设计实例——22-bit 单比特三阶 IADC（Quiquempoix 2006，展示了旋转电容 DEM、分形序列失调消除、改进型 Sinc 滤波器等关键技术）和两步式 IADC（Chen 2015，展示了 N→2N-1 的放大器节省技术，65nm/10.7μW/99.8dB DR）。 参考文献：Quiquempoix et al.