16-bit 音频 CT-ΔΣ 调制器设计实例

对应章节：Pavan《Understanding Delta-Sigma Data Converters》§10.10–§10.11 核心内容：一个完整的 16-bit 精度、24 kHz 带宽音频 CT-ΔΣ 调制器设计实例，采用单比特量化器 + 12-tap FIR 反馈 DAC 的创新架构（半数字 FIR DAC 兼具单比特的简单性与多比特的抗抖动/线性度优势），在 180nm CMOS 工艺中以 280 μW 功耗实现 98.2 dB SNDR，FoM_S = 182.3 dB。 参考文献：Pavan et al. (2014), IEEE JSSC

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前后关系

上下文：第 8 章全面介绍了 CT-ΔΣ 调制器的设计方法（脉冲不变变换、DAC 脉冲矩方法、拓扑结构、动态范围缩放），第 9 章详细分析了时钟抖动和过量延迟等非理想性并提出了 FIR 反馈 DAC 的矩方法系数修正公式。§10.10 将 FIR DAC 从理论构想落地为一个实际的 16-bit 音频 CT-ΔΣ 调制器。

后续作用：这个设计实例是全书少有的”从架构选择到晶体管级电路再到测量结果”的完整闭环案例，展示了如何利用 §9.5 的 FIR DAC 理论、§10.1-§10.7 的电路技术、§10.8 的设计定心方法来构建一个成功的产品级 ΔΣ ADC。

连接关系：

• CT-ΔΣ时钟抖动缓解与FIR反馈DAC — §9.5 FIR DAC 的理论基础（系数修正公式）
• CT-ΔΣ环路滤波器拓扑与建模方法 — §8.5-§8.7 CIFF-B 拓扑与状态空间建模
• CT-ΔΣ积分器实现与OTA架构 — §10.1-§10.3 积分器架构选择依据
• CT-ΔΣ比较器与反馈DAC设计 — §10.6-§10.7 比较器与 DAC 设计
• CT-ΔΣ系统化设计定心与闭环拟合 — §10.8 设计定心数值方法
• CT-ΔΣ环路滤波器非线性分析与辅助运放技术 — §10.9 非线性缓解技术（本设计未使用辅助运放，因为 FIR DAC 已充分缓解线性度要求）
• CT-ΔΣ比较器亚稳态分析 — §9.6 比较器设计
• CT-ΔΣ设计实例 — §8.9 的三阶 CIFF 设计实例

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架构抉择：为什么单比特 + FIR DAC？

传统选择：多比特量化器的优势与代价

传统高分辨率 CT-ΔΣ 调制器多用多电平量化器，理由充分：

1. 更低采样率：更多量化器电平 → 相同 SQNR 需更低 OSR → 采样率降低
2. 更低抖动敏感度：反馈波形步高降低（NRZ DAC）→ §9.5 分析
3. 环路滤波器线性度提升：输入与反馈信号的差值变小 → OTA 处理幅度降低

但多比特量化的代价也很大：

• Flash ADC 的比较器数量随位数指数增长
• 比较器失调需限制在步长的小分数内（§10.6，图 10.21）→ 需失调校正
• 时钟生成和分配功耗难以预估
• 反馈 DAC 单元失配需 DEM 或校准（§6 全章）

单比特量化器的优势

• DAC 本征线性：单比特 DAC 仅有高低两个电平，不存在单元失配问题
• 比较器设计极简：无需参考电容（1-bit 操作），失调不是问题
• 输出可任意缩放：不影响输出序列 → 简化驱动比较器的积分器设计

FIR DAC 如何解决单比特的短板？

单比特的经典问题是：满摆幅两电平反馈波形对环路滤波器线性度要求极高，同时对时钟抖动敏感。FIR 反馈 DAC 在 §9.5 中已被充分分析——反馈步高降低 $1/M$（$M$ 为抽头数），同时也缓解了线性度要求。

关键在于 半数字实现（§9.5, 图 9.31b）：FIR 滤波器和 DAC 的组合以半数字方式实现——数字 FIR 滤波器 + 多位 DAC 单元，失配仅改变 FIR 系数，不引入非线性。

核心洞察：单比特量化器 + FIR 反馈 DAC = 兼具单比特的简单性（量化器本征线性、极低功耗）与多比特的抗抖动/线性度优势。

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设计指标与顶层参数

参数	值
精度目标	16-bit
信号带宽	24 kHz
工艺	180 nm CMOS
电源电压	1.8 V
调制器阶数	3（三阶）
量化器	单比特
OSR	128
采样频率	6.144 MHz
NTF 类型	Maximally flat，OBG=1.5，最优零点分布
SQNR（峰值）	~110 dB
环路滤波器拓扑	CIFF-B（级联积分器前馈-反馈混合）

环路滤波器传递函数

CIFF-B 架构的 CT 环路滤波器从 DAC 输出到量化器输入的传递函数为：

$$L_1(s)=\frac{k_1}{s}+\frac{k_2}{s^2}+\frac{k_3}{s^3}(10.44)$$

CIFF-B 的优势（参见 CT-ΔΣ环路滤波器拓扑与建模方法）：

• 环绕量化器的快速路径（通过 DAC 2 和 I1）和高增益路径（通过 I1→I2→I3）可独立优化（如 CIFB）
• 前馈使 I2 输出几乎无信号频率成分 → 带内增益极大 → 后续非理想性折合到输入时被大幅衰减（如 CIFF）

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FIR DAC 抽头数选择（§10.10.1）

直观判断 vs 实际约束

直观上，更多 FIR 抽头 → 量化噪声滤波更好 → 误差信号 $e(t)$（环路滤波器处理的信号幅度）更小 → 线性度更好。这在 $N$ 较小时成立。

但超过某个临界点后，$e(t)$ 不再下降，原因是：

1. ${\hat{k}}_2$ 随 $N$ 增大（系数修正公式 ${\hat{k}}_2=k_2+\frac{N-1}{2}{k}_3$）
2. 补偿滤波器的 dc 增益随 $N$ 增大 → 补偿 DAC 注入的信号分量增大 → I3（动态范围缩放后）的 UGF 要求降低
3. ${\hat{k}}_2$ 增大 → STF 峰化增大 → 反馈信号中输入的幅度和相位变化 → 即使量化噪声分量减小，$e(t)$ 峰值可能反而增大
4. 时钟生成与分配的功耗随 $N$ 增加

仿真指导的决策

图 10.50 显示了 CIFB 和 CIFF-B 架构下 $e(t)$ 峰值随抽头数 $N$ 的变化曲线：

• CIFB：$e(t)$ 在 $N\approx 10$ 后趋于饱和
• CIFF-B：$e(t)$ 在 $N\approx 12$ 开始回升

综合考量 STF 峰化容忍度、额外功耗、I3 设计约束，选择 12-tap FIR DAC。

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FIR DAC 系数修正（§10.10.1）

根据 §9.5 的矩方法理论，引入 FIR DAC 后需修正系数以恢复 NTF：

$${\hat{k}}_3=k_3,{\hat{k}}_2=k_2+\frac{N-1}{2}{k}_3$$

即在主 FIR DAC 的反馈路径上，用 $N$ 抽头 FIR 滤波器 $F(z)$ 替代原 DAC；在 I1 输入端添加补偿 FIR DAC，传递函数也为 $F(z)$。所有抽头系数设为相同（便于版图布局），$F(z)$ 的 dc 增益为 1 以保证带内 STF 为单位增益。

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FIR DAC 状态空间建模与仿真（§10.10.2）

复合系统结构

CT 环路滤波器 + FIR DAC 构成一个更大的离散时间系统（图 10.51）：

• CT 部分：三阶 CIFF-B 环路滤波器，输入为 $u$ 和 FIR DA C 输出的 $w_1,w_2$
• FIR 部分：两个 FIR 滤波器（主 FIR 和补偿 FIR）共享同一组移位寄存器状态

环路滤波器离散化

CT 环路滤波器离散化后的状态空间：

$$x[n+1]=Ax[n]+B_{1}u+B_{23}\left[\begin{array}{c}{w}_1\\ w_2\end{array}\right]$$ $$y[n]=Cx[n]$$

其中 $B_1$ 是 $B$ 矩阵的第一列，$B_{23}$ 是 $B$ 矩阵的第二、三列。

FIR 滤波器的状态空间

$N$ 抽头 FIR 滤波器引入 $(N-1)$ 个新状态：

$$x_{\text{fir}}[n+1]=A_{\text{fir}}{x}_{\text{fir}}[n]+B_{\text{fir}}v[n]$$ $$\left[\begin{array}{c}{w}_1\\ w_2\end{array}\right]=C_{\text{fir}}{x}_{\text{fir}}[n]+D_{\text{fir}}v[n]$$

其中：

$$A_{\text{fir}}=\left[\begin{array}{ccccc}0& 0& \cdots & 0& 0\\ 1& 0& \cdots & 0& 0\\ 0& 1& \cdots & 0& 0\\ ⋮& ⋮& \ddots & ⋮& ⋮\\ 0& 0& \cdots & 1& 0\end{array}\right],B_{\text{fir}}=\left[\begin{array}{c}1\\ 0\\ 0\\ ⋮\\ 0\end{array}\right]$$

复合系统状态空间

$$\left[\begin{array}{c}x[n+1]\\ x_{\text{fir}}[n+1]\end{array}\right]=\left[\begin{array}{cc}A& B_{23}{C}_{\text{fir}}\\ 0& A_{\text{fir}}\end{array}\right]\left[\begin{array}{c}x[n]\\ x_{\text{fir}}[n]\end{array}\right]+\left[\begin{array}{c}{B}_1+B_{23}{D}_{\text{fir}}\\ B_{\text{fir}}\end{array}\right]u[n](10.48)$$ $$y[n]=\left[\begin{array}{cc}C& 0\end{array}\right]\left[\begin{array}{c}x[n]\\ x_{\text{fir}}[n]\end{array}\right]$$

利用这个复合状态空间，可调用 $\Delta \Sigma$ Toolbox 的 simulateDSM 例程进行仿真。

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时间常数变化的影响（§10.10.3）

一个重要设计问题是：FIR DAC 是否使调制器对 RC 时间常数变化更敏感？

在标称条件下，含 FIR DAC 和不含 FIR DAC 的调制器都被设计为相同的 Maximally flat NTF（OBG=1.5）。当所有时间常数在 ±25% 范围内变化时：

• 两种设计的 NTF 高频增益相似
• MSA 变化曲线几乎相同（图 10.53）

结论：带 FIR DAC 的 CT-ΔΣ 调制器对时间常数变化的敏感度不高于其 NRZ 对应设计。

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调制器整体架构（§10.10.4）

单环原型结构（图 10.48, $f_s=1$ Hz）

复合系统框图（图 10.51）

元件参数

元件	值	说明
R1	30 KΩ	输入电阻
R2	1 MΩ	第二级积分电阻（~32× R1）
R3	500 KΩ	第三级积分电阻（~16× R1）
R4	102 MΩ	NTF 零点移位的弱反馈电阻
R	400 KΩ	前馈电阻（输入到 I3）
C1	104 pF	第一级积分电容
C2	38 pF	第二级积分电容
C3	125 pF	第三级积分电容

关键设计细节

1. 阻抗缩放：R2 和 R3 约为 R1 的 32 倍和 16 倍 → A2 和 A3 可阻抗缩放，大幅降低功耗
2. 前馈电阻 R：将输入馈入 I3，取消 I2 输出中与输入成比例的分量 → 允许更小的 C2
3. 弱反馈（R4）：通过 A3 输出到 A2 反相输入的大电阻（利用 CMFB 检测电阻的 T 网络实现）→ 将 NTF 的两个零点从 dc 移至带内最优位置
4. 电阻/电容可切换阵列：补偿 RC 时间常数变化
5. 所有 FIR DAC 抽头系数相等 → 主 FIR DAC 的单位电阻 = 12 × R1
6. 单比特操作：环路滤波器输出可缩放而不影响输出序列 → A3 无需处理大摆幅

噪声性能

输入参考热噪声（差分环路滤波器，R1 + FIR 1）：约 7 μV rms

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Opamp 设计（§10.10.5）

第一级 OTA A1（图 10.55）

架构：两级前馈补偿（§10.3）

第一级（M1-M1）：信号路径由 M1 构成，复用了输入级电流，在给定功耗下实现低噪声。输入器件尺寸很大的——由 1/f 噪声指标决定。

第二级：G2 由 M2 构成，M3 构成前馈路径 G3。得益于 12-tap FIR DAC 对线性度要求的极大缓解，第二级偏置电流可以很小。

共模反馈：每级输出有独立的 CMFB 环路，C1 和 C2 用于补偿 CMFB 环路。

性能指标（图 10.57）

参数	值
直流增益	~70 dB
单位增益带宽	~89 MHz
相位裕度	~60°
等效寄生延迟	~1/(2π·89 MHz) ≈ 1.8 ns
输入寄生电容 c_p	~0.5 pF

稳定性分析（图 10.56）

设计时的关键问题：应该用什么反馈因子来分析 OTA 稳定性？

分析过程：

1. OTA 嵌入 OTA-RC 积分器中（图 10.56a）
2. 积分器 UGF = 1/(RC) ≪ OTA 的 UGBW
3. 在 OTA 的 UGBW 附近，积分电容 C 可视为短路，电阻 R 的影响可忽略（图 10.56b）
4. 因此，OTA 应在单位增益反馈构型下稳定
5. 输入寄生电容 c_p 加载 OTA 的第二级 → 开环分析应在 c_p 右侧断开（图 10.56c）

积分器阶跃响应（图 10.58）

• 理想 OTA：完美的一阶积分响应
• 实际 OTA：因积分电容 C 的前馈效应产生 RHP 零点（见 CT-ΔΣ积分器实现与OTA架构 §10.1.1），导致下冲（undershoot）
• 相对于理想 OTA 的延迟约 2 ns（与 89 MHz UGBW 一致）

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ADC 与 FIR DAC 电路实现（§10.10.6）

比较器

使用 Sense-Amplifier 结构的比较器（类似图 10.18，但省去参考存储电容——1-bit 操作不需要）。

FIR DAC 的数字部分

使用 C2MOS 触发器实现 FIR DAC 的数字移位寄存器。主 FIR 和补偿 FIR 共享同一组触发器。

ISI 管理与可编程 PMOS

尽管 FIR DAC 降低了反馈步高，但上升-下降不对称（rise-fall asymmetry）导致的 ISI 问题仍然存在——FIR 滤波本身不缓解 ISI。

解决方法（图 10.59）：

1. 差分操作：差分结构将 ISI 导致的偶次失真共模化，大幅抑制
2. 可编程 PMOS 开关：实现为 3-bit 可编程阵列，在标称条件下使上拉/下拉电阻基本相同
3. 可编程性应对工艺变化：即使工艺偏差使匹配变差，也可通过编程恢复

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抽取滤波器（§10.10.7）

graph TD
    A["比较器输出<br/>1-bit @ 6.144 MHz"] -->|"↓ 32"| B["CIC 滤波器<br/>4阶 · 32-tap · Hogenauer"]
    B -->|"↓ 2"| C["半带 FIR<br/>16阶"]
    C -->|"↓ 2"| D["半带 FIR<br/>60阶"]
    D --> E["20-bit 输出<br/>48 kHz"]
    E --> F["SPI 接口 → 片外"]

• 第一级：32-tap CIC（级联积分梳状滤波器，Hogenauer 结构），4 阶
• 第二级：16 阶半带 FIR → 2 倍降采样
• 第三级：60 阶半带 FIR → 2 倍降采样
• 输出：20-bit，48 kHz Nyquist 率
• 抽取滤波器功耗：100 μW（1.8V）
• 通过 SPI 接口传送到片外

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测量结果（§10.11）

芯片信息

参数	值
工艺	0.18 μm CMOS
有源面积	1.25 mm × 1 mm（含抽取滤波器）
电源	1.8 V
总功耗	280 μW
抽取滤波器功耗	100 μW

性能总结

指标	值
峰值 SNR	98.9 dB
峰值 SNDR	98.2 dB
动态范围 (DR)	103 dB
A-weighted SNR	102.3 dB
A-weighted SNDR	101.5 dB
三次谐波 (HD3)	~ -106 dB
Schreier FoM	182.3 dB

$${\text{FoM}}_S=\text{DR}+10{\log }_{10}\left(\frac{\text{BW}}{P}\right)=103+10{\log }_{10}\left(\frac{24\times 10^3}{280\times 10^{-6}}\right)\approx 182.3\text{ dB}$$

关键测量图表（图 10.61-10.63）

1. PSD 频谱（图 10.61）：24 kHz 带宽内无杂散，噪声本底平坦，表明调制器工作正常
2. SNDR vs 输入幅度（图 10.62）：动态范围 103 dB，在 -3 dBFS 附近达到峰值
3. ISI 校正效果（图 10.63）：-4 dBFS 输入时，HD2 在校正后显著降低。即使不校正，HD2 也较低——表明该工艺中电阻匹配良好

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公式汇总

公式	表达式	说明
(10.44)	$L_1(s)=\frac{k_1}{s}+\frac{k_2}{s^2}+\frac{k_3}{s^3}$	CIFF-B 环路滤波器传递函数
—	${\hat{k}}_3=k_3,{\hat{k}}_2=k_2+\frac{N-1}{2}{k}_3$	FIR DAC 系数修正（§9.5）
(10.48)	$\left[\begin{array}{c}x[n+1]\\ x_{\text{fir}}[n+1]\end{array}\right]=\left[\begin{array}{cc}A& B_{23}{C}_{\text{fir}}\\ 0& A_{\text{fir}}\end{array}\right]\left[\begin{array}{c}x[n]\\ x_{\text{fir}}[n]\end{array}\right]+\left[\begin{array}{c}{B}_1+B_{23}{D}_{\text{fir}}\\ B_{\text{fir}}\end{array}\right]u[n]$	FIR DAC 复合状态空间
—	${\text{FoM}}_S=\text{DR}+10{\log }_{10}(\text{BW}/P)$	Schreier FoM

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设计经验总结

1. 单比特 + FIR DAC 的成功验证：该设计以 280 μW 实现 98.2 dB SNDR（FoM_S = 182.3 dB），证明单比特 + FIR DAC 架构在低功耗音频应用中是极具竞争力的选择——既避免了多比特量化器的 DEM/校准开销，又通过半数字 FIR DAC 缓解了单比特的所有传统短板。

2. CIFF-B 的先天优势：CIFF-B 继承 CIFB（快速路径可独立优化）和 CIFF（前馈衰减后续级非理想性）两者的优点，是 FIR DAC 实现的理想载体。

3. FIR DAC 设计中的权衡艺术：12-tap 的选择是 STF 峰化容忍度、额外功耗、补偿 DAC 增益三者权衡的结果——更多不总是更好。

4. ISI 管理需要电路级关注：尽管 FIR DAC 缓解了时钟抖动和线性度问题，ISI 导致的偶次失真仍需要可编程 PMOS 上拉/下拉匹配和差分结构的双重保障。

5. OTA 设计的电路洞察：嵌入 OTA-RC 积分器中的 OTA 应在单位增益反馈下分析稳定性；FIR DAC 的线性度缓解使 OTA 第二级可极度省电。

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参考文献

1. Pavan, S. et al. (2014). “A 280 μW 24 kHz BW 98.2 dB SNDR single-bit CT ΔΣ modulator using FIR feedback.” IEEE Journal of Solid-State Circuits, 49(9), 1983–1994. — 本设计实例的原论文
2. Pavan, S., Schreier, R., & Temes, G. C. (2017). Understanding Delta-Sigma Data Converters (2nd ed.), §9.5 & §10.10-§10.11. IEEE Press/Wiley.
3. Mitteregger, G., et al. (2006). “A 20 mW 640 MHz CMOS continuous-time ADC with 20 MHz signal bandwidth, 80 dB dynamic range and 12 bit ENOB.” IEEE J. Solid-State Circuits, 41(12), 2641–2649.
4. Cherry, J. A. & Snelgrove, W. M. (2000). Continuous-Time Delta-Sigma Modulators for High-Speed A/D Conversion. Kluwer.

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