Dean Banerjee PLL Performance Simulation and Design 深度解析

PLL Performance, Simulation, and Design (Dean Banerjee, 4th Edition, 2006) 是一本以工程实践为导向的 PLL 设计专著。与 Gardner Phaselock Techniques 的系统理论分析和 Razavi Design of CMOS Phase-Locked Loops 的电路级设计不同，本书强调 数学推导与实测数据的结合验证，包含大量基于 National Semiconductor PLL 产品的实测结果、经验公式和设计准则。全书 37 章分为 5 个 Part，其中近 1/3 的篇幅（Ch.20-31）专门讨论环路滤波器设计。

书籍定位

属性	内容
全称	PLL Performance, Simulation, and Design (4th Edition)
作者	Dean Banerjee（National Semiconductor 应用工程师）
出版	2006（第 4 版，首版不详）
章数	37 章 + 附录 A-B（Ch.11/Ch.14/Ch.21/Ch.22/Ch.23/Ch.24/Ch.31/Ch.34）
页码	~340 页
定位	PLL 工程师实践设计手册，侧重可落地的设计公式和实测验证
风格	数学推导 + 实测对比——所有关键公式都经过 bench 数据验证
先行知识	拉普拉斯变换、基本控制理论、PLL 基础概念

与其他 PLL 教材的定位差异

对比维度	Banerjee (2006)	Gardner (2005)	Razavi (2020)	DaDalt (2018)
侧重	工程实践、环路滤波器设计、实测验证	PLL 系统理论与分析	CMOS 晶体管级 PLL 设计	Jitter/Phase Noise 理论
数学深度	中等偏实践（推导+经验公式）	高（严格推导）	中等（直觉+仿真验证）	高（统计/频域）
环路滤波器	~12 章详尽覆盖（全书核心）	概述性	有限	有限
实测数据	大量（National Semi 产品）	少量	少量	少量
独特贡献	参考杂散经验模型（BaseLeakageSpur/BasePulseSpur）	传递函数统一框架	CMOS 仿真驱动设计	Jitter 统计体系

全书结构

Part 1: PLL 基础（Ch.1-7）

章节	标题	核心内容
Ch.1	Basic PLL Overview	PLL 基本操作、R/N 计数器、 $F_{o u t} = N / R \cdot XT A L$ 、相位噪声/杂散/锁定时间初步定义
Ch.2	The Charge Pump PLL with a Passive Loop Filter	电压型鉴相器 vs. 电荷泵 PLL、无源环路滤波器的优势
Ch.3	Phase/Frequency Detector Theoretical Operation	PFD 线性分析、 $K_{ϕ}$ 定义、cycle slip 时间计算、连续时间近似、离散采样效应、死区
Ch.4	Basic Prescaler Operation	单模/双模/四模预分频器、A/B/C 计数器、最小连续分频比、非法分频比
Ch.5	Fundamentals of Fractional N PLLs	分数 N 原理、相位延迟补偿、相位噪声/杂散/锁定时间特性
Ch.6	Delta Sigma Fractional N PLLs	ΔΣ 调制器阶数、数字噪声整形、dithering
Ch.7	The PLL as Viewed from a System Level	无线接收机架构、相位噪声/杂散/锁定时间的系统级影响、倒易混频

Part 2: PLL 性能与仿真（Ch.8-19）

章节	标题	核心内容
Ch.8	Introduction to Loop Filter Coefficients	滤波器系数 A0/A1/A2/A3 定义、被动/主动滤波器系数计算、时间常数与极/零点
Ch.9	Introduction to PLL Transfer Functions and Notation	开环 $G (s)$ 、闭环 $C L (s)$ 、环路带宽 $ω_{c}$ 、相位裕度 $ϕ$ 、Gamma 因子 $γ$
Ch.10	Applications for PLL Other than a Signal Source	PLL 调制（参考/调谐电压/N 分频器/开环/双端口）、解调技术、时钟恢复/抖动清洁
Ch.11	Reference Spurs and their Causes	杂散增益概念、泄漏主导杂散（BaseLeakageSpur ≈ 16 dBc）、脉冲主导杂散（BasePulseSpur）、临界频率、谐波
Ch.12	Fractional Spurs and their Causes	分数杂散机理、带内杂散、rolloff、未补偿/补偿分数杂散、杂散表
Ch.13	Other Types of Spurs and their Causes	VCO 杂散、电源杂散、数字串扰杂散、基板耦合、亚稳态引起的杂散
Ch.14	PLL Phase Noise Modeling and Behavior	PLL 相位噪声模型、带内/带外噪声、PFD/参考/VCO/分频器噪声贡献、闪烁噪声
Ch.15	Integrated Phase Noise Quantities	RMS 相位误差、RMS 频率误差、积分相位噪声计算方法、示例计算
Ch.16	Transient Response of PLL Frequency Synthesizers	锁定时间 $\propto 1/ F_{c}$ 、相位裕度对过冲的影响、时域响应公式、模拟/数字锁定时间
Ch.17	Impact of PFD Discrete Sampling Effects on Lock Time	离散采样对锁定时间的定量影响、cycle slipping、锁定时间退化
Ch.18	Routh Stability for PLL Loop Filters	Routh-Hurwitz 稳定性判据在 PLL 中的应用、滤波器阶数选择
Ch.19	A Sample PLL Analysis	完整 PLL 分析实例、从指标到元件选择的全流程

Part 3: PLL 环路滤波器设计（Ch.20-31）——全书核心

章节	标题	核心内容
Ch.20	Fundamentals of PLL Passive Loop Filter Design	被动环路滤波器设计流程、指标提取、元件计算
Ch.21	Equations for a Passive Second Order Loop Filter	二阶被动滤波器设计方程、5 步计算法、附录 A 设计实例
Ch.22	Equations for a Passive Third Order Loop Filter	三阶被动滤波器设计方程、计算步骤、附录 A 设计实例
Ch.23	Equations for a Passive Fourth Order Loop Filter	四阶被动滤波器设计方程、附录 A 详细设计实例
Ch.24	Fundamentals of PLL Active Loop Filter Design	有源滤波器拓扑、运放选择、噪声考虑、附录 A 设计实例
Ch.25	Active Loop Filter Using the Differential Phase Detector Outputs	利用差分鉴相器输出的有源滤波器设计
Ch.26	Impact of Loop Filter Parameters and Filter Order on Reference Spurs	环路滤波器参数对参考杂散的系统性影响、滤波器的杂散抑制比
Ch.27	Optimal Choices for Phase Margin and Gamma Optimization Parameter	最优相位裕度（40-55°）选择、Gamma 优化因子 $γ$ 的理论推导
Ch.28	Using Fastlock and Cycle Slip Reduction	快锁技术（高电流/宽带宽、FAS 时序）、cycle slip 减少技术
Ch.29	Switched and Multimode Loop Filter Design	开关电容/电阻阵列、多模滤波器、自适应环路带宽
Ch.30	Dealing with Real-World Components	实际元件非理想性（寄生/容差/TCR/电压系数）、温度影响
Ch.31	Partially Integrated Loop Filters	片内集成环路滤波器（0-pole/1-pole/2-pole）、有源无源混合集成、大量设计实例

Part 4: 附加主题（Ch.32-35）

章节	标题	核心内容
Ch.32	Lock Detect Circuit Construction and Analysis	模拟/数字锁定检测、锁定/失锁判定阈值
Ch.33	Impedance Matching Issues and Techniques for PLLs	PLL 输入阻抗特性、50Ω 匹配、S 参数
Ch.34	Crystal Oscillators and VCOs	晶体振荡器（Pierce/Overtone/Clapp）、VCO 设计与选型、相位噪声测量
Ch.35	Other PLL Design and Performance Issues	电源去耦、PCB 布局、EMI/EMC 考虑、温度补偿

Part 5: 补充信息（Ch.36-37）

章节	标题	核心内容
Ch.36	Glossary and Abbreviation List	PLL 术语和缩略语
Ch.37	References and Credits	参考文献和致谢

核心独特贡献

1. 参考杂散工程经验模型（Ch.11）

本书最突出的贡献在于参考杂散的系统性经验建模：

泄漏主导杂散（Leakage Dominated）： $Sp u r_{L e aka g e} = B a se L e aka g e Sp u r + 20 lo g (I_{L e ak} / K_{ϕ}) + Sp u r G ain$ ，其中 $B a se L e aka g e Sp u r \approx 16.0 dBc$ 为通用常数，与具体 PLL 型号无关
脉冲主导杂散（Pulse Dominated）： $Sp u r_{P u l se} = B a se P u l se Sp u r + Sp u r G ain + 40 lo g (F_{s p u r} /1 Hz)$ ，其 $B a se P u l se Sp u r$ 为经验值（不同 PLL 系列在 -290 到 -340 dBc 之间）
临界频率概念：泄漏与脉冲主导的交界频率 $F_{cr i t} \propto I_{l e ak} / K_{ϕ}$
谐波行为：定义了不同阶谐波的 BasePulseSpur 经验修正（每阶约 4-5 dB 改善）

2. 实测驱动的杂散/相位噪声验证

全书大量使用 National Semiconductor（LMX 系列）PLL 产品的实测数据：

测量不同 PLL 在不同回路滤波器下的杂散水平（Tab. 11.1-11.8）
泄漏杂散的理论推导与实测对比验证（附录 B）
Bessel 修正的精度评估

3. 系统的环路滤波器设计方法论（Ch.20-31）

用 12 章篇幅提供从二阶到四阶、从被动到有源的完整滤波器设计：

提出了可直接套用的 5 步设计流程（指标→带宽/PM→Gamma→系数→元件值）
定义 A0/A1/A2/A3 滤波器系数体系，统一描述 1-4 阶环路滤波器传递函数
每个滤波器类型附带完整的附录设计实例（代入具体数值）
提出 Gamma 优化参数 $γ = T 2/ (A 0 \cdot ω_{c}^{2})$ ，简化元件计算
包含部分集成环路滤波器的设计（Ch.31——第 4 版新增）

滤波器系数体系的独特性：

A0 = 总电容（被动）/ C1+C2（有源），决定环路增益的低频特性
A1 包含一阶时间常数信息，决定零点位置和第一极点
A2/A3 为高阶项，决定滤波器的高频滚降特性
系数到极点的映射需要通过三次方程求解（四阶被动滤波器可能产生复极点）

4. Gamma 优化方法论（Ch.27）

提出 Gamma 优化参数 $γ = T 2/ (A 0 \cdot ω_{c}^{2})$ ，用于环路滤波器设计的闭环优化，大幅简化了滤波器元件计算。Gamma 参数的本质是 归一化的零点频率——将零点时间常数 T2 用总电容 A0 和环路带宽 $ω_{c}$ 无量纲化。

Gamma 的物理意义：

$γ$ 较小时 → 零点远离带宽 → 相位裕度主要由零点提供
$γ$ 较大时 → 零点靠近带宽 → 需更多贡献来自其它极点
最优 $γ$ 与相位裕度单调相关（PM 40°→较小 $γ$ ，PM 55°→较大 $γ$ ）

在二阶被动滤波器中，Gamma 直接决定了 C1 和 C2 的分容比例：

C 1 = A 0 \cdot γ, C 2 = A 0 \cdot (1 - γ)

这一关系将零/极点放置问题转化为一个单一的标量参数优化，是 Banerjee 方法论中最实用的工程技巧。

本书内部知识脉络

Ch.1-2 (PLL 基础) → Ch.8-9 (传递函数框架) → Ch.14-15 (相位噪声) → Ch.20-23 (滤波器设计)
Ch.3 (PFD 理论) → Ch.17 (离散采样效应) → Ch.28 (Cycle Slip 减少)
Ch.4-6 (分频器/分数-N) → Ch.12 (分数杂散)
Ch.11 (参考杂散) + Ch.26 (滤波器对杂散的影响) = 杂散优化完整链路
Ch.27 (Gamma 优化) = 所有滤波器设计的理论基础

附录 A：完整设计实例

附录 A 是 Banerjee 全书中工程价值最高的章节之一，包含完整的数值设计实例，涵盖所有滤波器拓扑。每个实例均包含：

完整的规格参数（ $F_{out}, F_{comp}, K_{ϕ}, K_{vco}, N$ ）
逐步计算过程（含中间值）
最终元件值表
仿真/实测验证结果

包含的设计实例

实例	滤波器类型	PLL 产品	频率范围
A.1	二阶被动	LMX2306	550-1200 MHz
A.2	三阶被动	LMX2315	1100-2000 MHz
A.3	四阶被动	LMX2325	2000-2800 MHz
A.4	有源二阶	LMX2306+运放	550-1200 MHz(高压)
A.5	差分输出有源	LMX2315	1100-2000 MHz
A.6	FastLock 优化	LMX2325	跳频应用

知识库覆盖状态：各实例的理论设计方法已覆盖，实例 A.1-A.6 公式及方法已嵌入各概念页，具体完整数值表参见 Banerjee 无源环路滤波器设计、Banerjee 有源环路滤波器设计和 Banerjee 环路滤波器优化与实现。

附录 A 实例的完整数值演算

以下呈现各设计实例从规格到最终元件值的完整数值链，以便快速查阅。

A.1 二阶被动滤波器演进计算（LMX2306）

步骤	参数	值
规格	$F_{o u t} = 800$ MHz, $F_{co m p} = 50$ kHz	$N = 16000$
规格	$K_{ϕ} = 1$ mA, $K_{v co} = 25$ MHz/V
1	选择 $F_{c} = 1.5$ kHz, $ϕ = 48°$
2	$ω_{c} = 2 π \times 1500 = 9425$ rad/s
3	$T 2 = (tan 48° + sec 48°) /9425 = 2.77 \times 1 0^{- 4}$ s
4	$K = 1$ mA $\times 25$ MHz/V $/16000 = 1.56$
5	$A 0 = K / ω_{c}^{2} \cdot (1 + (ω_{c} T 2)^{2}) / (1 + (ω_{c} T 1)^{2}) = 1.40 \times 1 0^{- 8}$ F
6	$γ = 0.12$ （由 PM- $γ$ 映射表查得）
7	$C 1 = A 0 \cdot γ = 1.68$ nF, $C 2 = A 0 (1 - γ) = 12.32$ nF	标准值: $1.8$ nF, $12$ nF
8	$R 2 = T 2/ C 2 = 22.5$ k $Ω$	标准值: $22$ k $Ω$
9	验证 $F_{c}^{'} = 1.45$ kHz（ $- 3.3%$ ）， $ϕ^{'} = 47.2°$ （ $- 0.8°$ ）	符合要求

A.2 三阶被动滤波器演进计算（LMX2315）

步骤	参数	值
规格	$F_{o u t} = 1960$ MHz, $F_{co m p} = 50$ kHz, $N = 39200$
规格	$K_{ϕ} = 5$ mA, $K_{v co} = 30$ MHz/V
1	$F_{c} = 2.5$ kHz, $ϕ = 48°$ , $ω_{c} = 15708$ rad/s, $T 2 = 1.66 \times 1 0^{- 4}$ s
2	$T 3 = 0.1 \times T 2 = 1.66 \times 1 0^{- 5}$ s
3	$K = 3.83$ , $A 0 = 8.42 \times 1 0^{- 9}$ F
4	$C 1 = 0.67$ nF（ $680$ pF）, $C 2 = 7.75$ nF（ $8.2$ nF）, $R 2 = 21.4$ k $Ω$ （ $22$ k $Ω$ ）
5	$R 3 = 10$ k $Ω$ , $C 3 = 1.66$ nF（ $1.5$ nF）

A.3 四阶被动滤波器演进计算（LMX2325, 2000-2800 MHz）

四阶被动滤波器需确定三个时间常数 T2（零点）、T3（第二极点）、T4（第三极点），求解涉及三次方程：

步骤	参数	值
规格	$F_{o u t} = 2440$ MHz, $F_{co m p} = 200$ kHz, $N = 12200$	高频 PLL
规格	$K_{ϕ} = 5$ mA, $K_{v co} = 40$ MHz/V
1	选择 $F_{c} = 10$ kHz, $ϕ = 48°$	$F_{co m p} / F_{c} = 20$ ，连续模型有效
2	$ω_{c} = 62832$ rad/s, $T 2 = 4.15 \times 1 0^{- 5}$ s	标准 PM 映射
3	确定 T3/T4：求解 $ω_{c}^{3} \cdot T 3 \cdot T 4 - ω_{c} \cdot (T 3 + T 4) = - tan 48°$	三次方程，选择正实根
4	$T 3 = 8.3 \times 1 0^{- 6}$ s, $T 4 = 4.15 \times 1 0^{- 6}$ s	通常 $T 3 > T 4$
5	$K = 5$ mA $\cdot 40$ MHz $/12200 = 16.39$
6	$A 0 = \frac{K}{ω _{c}^{2}} \cdot \frac{ω _{c} T 2}{( 1 + ( ω _{c} T 3 ) ^{2} ) ( 1 + ( ω _{c} T 4 ) ^{2} )} = 1.05 \times 1 0^{- 8}$ F
7	$C 1 = A 0 \cdot γ = 0.84$ nF（ $820$ pF）, $C 2 = A 0 (1 - γ) = 9.66$ nF（ $10$ nF）	$γ = 0.08$ （四阶推荐较低 Gamma）
8	$R 2 = T 2/ C 2 = 4.3$ k $Ω$ （ $4.3$ k $Ω$ ）, $C 3 = A 0 \cdot γ \cdot T 3/ T 2 = 0.168$ nF（ $180$ pF）
9	$R 3 = T 3/ C 3 = 49.4$ k $Ω$ （ $49.9$ k $Ω$ E96）, $C 4 = A 0 \cdot γ \cdot T 4/ T 2 = 0.084$ nF（ $82$ pF）
10	$R 4 = T 4/ C 4 = 49.4$ k $Ω$ （ $49.9$ k $Ω$ ）	注意 $R 3 = R 4$ 是巧合（ $T 3/ C 3 = T 4/ C 4$ ）
11	验证： $F_{c}^{'} = 9.7$ kHz（ $- 3%$ ）, $ϕ^{'} = 46.5°$ （ $- 1.5°$ ）	符合 $< 5%$ 要求
12	复极点检查： $ζ_{T 3/ T 4} = (T 3 + T 4) / (2 T 3 \cdot T 4) = 1.5 > 0.707$	两个实极点，无复数对

注：步骤 3 中三次方程的求解可使用 Banerjee 提供的数值迭代法： $T 3_{0} = T 2/5$ , $T 4_{0} = T 2/10$ 初值，2-3 次牛顿迭代收敛。

A.4 有源二阶滤波器演进计算（LMX2306 + OPA227）

有源滤波器允许 VCO 调谐端电压超过 CP 供电电压，在高压调谐 LDO 场景中不可或缺：

步骤	参数	值	说明
规格	$F_{o u t} = 800$ MHz, $F_{co m p} = 50$ kHz, $N = 16000$	与 A.1 相同规格
规格	$K_{ϕ} = 1$ mA, $K_{v co} = 25$ MHz/V, $V_{t u n e, ma x} = 10$ V	高压调谐场景
1	$F_{c} = 1.5$ kHz, $ϕ = 48°$ , 运放选型 OPA227（GBW=8MHz, $e_{n} = 3$ nV $/ Hz$ ）	运放 GBW $≫ F_{c}$
2	$ω_{c} = 9425$ rad/s, $T 2 = 2.77 \times 1 0^{- 4}$ s, $A 0 = 1.40 \times 1 0^{- 8}$ F	与 A.1 相同
3	$C 1 = A 0 \cdot γ = 1.68$ nF（ $1.8$ nF）, $C_{f} = C 1/100 = 16.8$ pF（ $15$ pF）	$C_{f}$ 用于防止运放振荡
4	$C 2 = A 0 (1 - γ) = 12.32$ nF（ $12$ nF）, $R 2 = T 2/ C 2 = 22.5$ k $Ω$ （ $22$ k $Ω$ ）	元件与 A.1 相同
5	$R_{bia s} = V_{t u n e, ma x} / I_{CP, ma x} \approx 10$ V $/1$ mA $= 10$ k $Ω$	偏置电阻，建立运放共模点
6	运放噪声验证： $L_{o p am p} (1$ kHz$) \approx 10\log(2 \cdot e_n^2 \cdot	H_{op}(j2\pi\cdot1k)	^2) \approx -120$ dBc/Hz
7	输出摆幅检查： $v_{t u n e, ma x} = I_{CP, ma x} \cdot R_{bia s} + v_{r i ppl e} = 10$ V $+ 0.1$ V $= 10.1$ V $< V_{DD, o p am p} = 12$ V	满足

A.5 差分输出有源滤波器演进计算（LMX2315）

利用 PFD 差分输出（ $Φ_{o u t} +$ 和 $Φ_{o u t} -$ ），无需外部偏置电阻，共模噪声抑制改善约 3 dB：

步骤	参数	值
规格	$F_{o u t} = 1960$ MHz, $F_{co m p} = 50$ kHz, $N = 39200$	与 A.2 相同规格
规格	$K_{ϕ} = 5$ mA, $K_{v co} = 30$ MHz/V
1	$F_{c} = 2.5$ kHz, $ϕ = 48°$ , 运放选择双运放（如 OPA2237）	差分入 → 单端出
2	$ω_{c}$ , $T 2$ , $A 0$ 与 A.2 相同	滤波器设计值与 A.2 一致
3	差分结构无需 $R_{bia s}$ （共模由差分输入自动建立）	节省两个电阻
4	共模抑制： $CMR R_{d i ff} \approx 20 lo g (1 + A_{O L} / A_{CM}) \approx 60 - 80$ dB（@ $F_{c}$ ）	电源/基板噪声 $↓ 3$ dB
5	匹配要求：差分路径电阻匹配 $< 1%$ ，否则 $CMRR$ 降至 $40$ dB	使用 0.1% 精密电阻
6	元件值： $C 1 = 680$ pF, $C 2 = 8.2$ nF, $R 2 = 22$ k $Ω$	与 A.2 相同，未改变

差分 vs 单端噪声对比：在 $F_{c}$ 偏移处，差分架构的高频共模抑制使 VCO 调谐端纹波降低约 $3 - 5$ dB，对应杂散改善约 $3 - 5$ dBc。

A.6 FastLock 优化设计演进计算（LMX2325）

在 A.3 四阶设计的基础上增加 FastLock 加速功能，目标锁定时间从 1.5ms 降至 $< 0.5$ ms：

步骤	参数	值
基础	基于 A.3 的四阶被动设计	$F_{c} = 10$ kHz, $ϕ = 48°$
1	选择 FAS 加速模式： $K_{ϕ, F A S} = 4 \times K_{ϕ} = 20$ mA	加速期间电荷泵电流 $↑ 4 \times$
2	FAS 期间有效环路带宽： $F_{c, F A S} = F_{c} \cdot K_{ϕ, F A S} / K_{ϕ} = 20$ kHz	带宽加倍，锁定加快
3	加速电容： $C_{F A S} = (C 1 \cdot C 2) / (C 1 + C 2) \cdot (K_{ϕ, F A S} / K_{ϕ} - 1) \approx 0.1$ $μ$ F	FAS 专用电容，加速期间并联到滤波器
4	FAS 时序：加速时间 $T_{F A S} \approx 3/ F_{c, F A S} = 150$ $μ$ s	之后切换回稳态带宽
5	锁定时间：加速阶段 $150$ $μ$ s + 稳态锁定 $150$ $μ$ s $= 300$ $μ$ s	改善 $5 \times$ （对比 $1.5$ ms）
6	恢复时间：FAS 切回稳态后有 $\sim 50$ $μ$ s 的瞬态恢复期	电荷泵电流突变导致 VCO 调谐端有 $< 5%$ 的过冲

FAS 设计验证表：

参数	稳态（正常模式）	加速（FAS 模式）	切换瞬态
$K_{ϕ}$	5 mA	20 mA（ $4 \times$ ）	—
$F_{c}$	10 kHz	20 kHz（ $2 \times$ ）	—
$ϕ$	$48°$	$\sim 40°$ （略降低）	$< 5°$ 过冲
锁定时间	$\sim 1.5$ ms	$\sim 150$ $μ$ s	$+ 50$ $μ$ s 恢复
杂散 @ $F_{co m p}$	$- 92$ dBc	$- 86$ dBc（退化）	稳态恢复

附录 A 中不同 PLL 产品的设计差异

附录 A 的六个设计实例使用了不同 LMX 系列 PLL 产品，各芯片的特性差异直接影响滤波器参数选择：

PLL 芯片	实例	频率范围	$K_{ϕ}$ 范围	主要特点	滤波器设计影响
LMX2306	A.1, A.4	550-1200 MHz	1-4 mA	低功耗、低成本	$A 0$ 需较大补偿低 $K_{ϕ}$
LMX2315	A.2, A.5	1100-2000 MHz	2-8 mA	中等性能、应用广泛	$A 0$ 适中， $C 1$ 可较小
LMX2325	A.3, A.6	2000-2800 MHz	2-10 mA	高频段、FastLock 支持	$C_{in}$ 影响显著需补偿

跨芯片设计准则：

$K_{ϕ}$ 较大的芯片（如 LMX2325）→ 相同 $A 0$ 下环路增益更高 → 可选择更大 $C 1$ （改善杂散）或更小 $A 0$ （减少面积）
$I_{l e ak}$ 较大的芯片 → 泄漏杂散恶化 → 需增大 $A 0$ 约束满足 $Δ V_{r i ppl e}$ 要求
CP 死区较大的芯片 → 需增加滤波器阶数来抑制死区引起的高频杂散
带 CSR 的芯片（如 LMX2541）→ 大跳频时锁定时间可减少 2-4 倍，滤波器设计可偏向噪声优化

附录 A 六实例的 Gamma 横向比较

Gamma 优化因子 $γ = T 2/ (A 0 \cdot ω_{c}^{2})$ 在各实例中取值不同，反映了设计规格差异对 γ 选择的影响。以下给出系统性的横向比较。

六实例 γ 汇总表：

实例	滤波器类型	PLL 芯片	Fc	PM	$γ_{d es i g n}$	阶数
A.1	二阶被动	LMX2306	1.5 kHz	48°	0.12	2nd
A.2	三阶被动	LMX2315	2.5 kHz	48°	0.080 (隐含)	3rd
A.3	四阶被动	LMX2325	10 kHz	48°	0.08（四阶推荐较低）	4th
A.4	有源二阶	LMX2306+OPA227	1.5 kHz	48°	0.12（同 A.1）	2nd act
A.5	差分有源	LMX2315	2.5 kHz	48°	0.080（同 A.2）	2nd diff
A.6	FastLock	LMX2325	10/20 kHz	48°/40°	0.08/（FAS 降低）	4th+FAS

γ 选择差异的根因分析：

差异因素	A.1→A.2 变化	对 γ 的影响方向	物理解释
$K_{ϕ}$ (1mA→5mA)	$\times 5$	$γ \propto 1/ K_{ϕ}$ → γ 减小	更大的 CP 电流使 A0 增大，γ 降低
$F_{o u t}$ (800M→1960M)	$\times 2.45$	N 增大 → K 降低 → 间接影响	N 从 16000→39200
滤波器阶数 (2nd→3rd)	T3 引入	γ 需通过 $γ_{e ff}$ 修正	三阶中 $γ_{e ff} = γ / (1 + ω_{c} T_{3})$
Fc (1.5k→2.5k)	$\times 1.67$	$γ \propto 1/ ω_{c}^{2}$ → γ 减小	高带宽降低 γ 约 $\times 0.36$

计算验证 A.2 隐含 γ：

对 A.2 三阶设计（ $ω_{c} = 15708$ , $T 2 = 1.66 \times 1 0^{- 4}$ , $A 0 = 8.42 \times 1 0^{- 9}$ ）：

γ_{A .2} = \frac{T 2}{A 0 \cdot ω _{c}^{2}} = \frac{1.66 \times 1 0 ^{- 4}}{8.42 \times 1 0 ^{- 9} \times 1570 8 ^{2}} = 0.080

同时 $γ_{e ff} = 0.080/ (1 + 0.1) = 0.073$ （ $ω_{c} T_{3} = 0.1$ ），说明三阶设计中有效 γ 比二阶低了约 $\sim 40%$ （从 A.1 的 0.12 降至 A.2 的 0.073）。

标准值替代后 γ 偏差分析

实例	元件组合	$γ_{d es i g n}$	$γ_{a c t u a l}$ （标准值）	偏差	PM 偏差
A.1	C1=1.8nF(C2→12nF, R2→22kΩ)	0.120	0.115	$- 4.2%$	$- 1.0°$
A.2	C1=680pF(C2→8.2nF, R2→22kΩ)	0.080	0.078	$- 2.5%$	$- 0.5°$
A.3	C1=820pF(C2→10nF, R2→4.3kΩ)	0.080	0.076	$- 5.0%$	$- 1.2°$
A.4	同 A.1+运放 0.17%	0.120	0.114	$- 5.0%$	$- 1.2°$

反事实分析：若选择不同 γ 的后果

实例	原 γ	替代 γ	锁定时间变化	杂散变化	综合评价
A.1	0.12	0.08	$- 20%$ （改善）	$+ 1.5$ dB（恶化）	锁定时间优先时可用
A.1	0.12	0.18	$+ 50%$ （恶化）	$- 2$ dB（改善）	杂散优先时可用
A.2	0.08	0.12	$+ 40%$ （恶化）	$- 1.5$ dB（改善）	需配合 T3 验证稳定性
A.3	0.08	0.15	可能产生复极点	杂散改善有限	⚠️ 不推荐（稳定性风险）

设计结论：附录 A 中各实例的 γ 选择体现了设计者对特定约束的优先级判断。通用规则是：

二阶/有源设计 γ 可在 0.08-0.18 范围灵活调整
三阶设计 γ 宜在 0.06-0.12 范围
四阶设计 γ 不宜超过 0.12（复极点风险）
FastLock 中 FAS 期间的 γ 自然降低约 $K_{ϕ, F A S} / K_{ϕ}$ ，需确认不小于稳定下限

附录 B：杂散模型的实测验证

附录 B 提供了书中杂散模型（Ch.11）的完整实测验证数据：

使用 National Semiconductor LMX 系列 PLL 评估板
对比理论计算与频谱仪实测的杂散电平
验证 $BaseLeakageSpur \approx 16 dBc$ 和 $BasePulseSpur \approx - 310 dBc$ 经验常数的准确性
结论：理论模型与实测在 $\pm 3 dB$ 内吻合

Banerjee PLL 关键术语表（Ch.36）

以下术语表涵盖 Banerjee 全书中最常用、最具特色的 PLL 术语，便于快速查阅。

基础术语

术语	缩写	定义	核心公式/备注
鉴频鉴相器	PFD	比较参考和反馈信号的相位/频率差，产生校正脉冲	$K_{ϕ}$ = 电荷泵电流
电荷泵	CP	将 PFD 的数字脉冲转换为模拟电流	$I_{CP} = K_{ϕ}$
环路滤波器	LF	将 CP 电流转换为 VCO 调谐电压	$Z (s) = V_{t u n e} / I_{CP}$
压控振荡器	VCO	电压→频率转换	$K_{v co} = \partial f / \partial V$
环路带宽	$F_{c}$ / $ω_{c}$	开环增益为 1 的频率	$
相位裕度	PM / $ϕ$	180° - $∠ G (j ω_{c}) \cdot H$	典型 40-55°
自然频率	$ω_{n}$	二阶系统固有振荡频率	$ω_{n} = K / (A 0 \cdot N)$
阻尼因子	$ζ$	描述系统衰减振荡程度	$ζ = ω_{n} \cdot T 2/2$

Banerjee 特有术语

术语	定义	所属章节
滤波器系数 A0/A1/A2/A3	统一描述滤波器传递函数的系数体系	Ch.8
Gamma 优化因子 $γ$	归一化零点频率， $γ = T 2/ (A 0 \cdot ω_{c}^{2})$	Ch.9/Ch.27
杂散增益 SpurGain	滤波器在 $F_{co m p}$ 处的增益，$20\log	Z(j\omega_{comp})/Z(j\omega_c)
BaseLeakageSpur	泄漏主导杂散基础电平， $\approx 16.0$ dBc	Ch.11
BasePulseSpur	脉冲主导杂散基础电平， $- 290$ 至 $- 340$ dBc	Ch.11
临界频率 Fcrit	泄漏/脉冲主导杂散的交界频率	Ch.11
FastLock Assist	FAS，使用外部电容设定加速时间的快锁技术	Ch.28
Cycle Slip Reduction	CSR，通过控制 N 分频变化节奏减少 cycle slip	Ch.28
部分集成滤波器	将部分滤波器极/零点集成到 PLL 芯片内部	Ch.31
SpurGain	环路滤波器在比较频率处的增益量	Ch.26

性能指标术语

术语	定义	典型值/规格
参考杂散	$F_{co m p}$ 整数倍处的离散噪声	$< - 70$ dBc（通信）
分数杂散	分数 N PLL 中的信道间隔倍频杂散	$< - 60$ dBc（典型）
相位噪声	载波附近偏移频率 $f$ 处的噪声功率密度	dBc/Hz @ offset
积分相位噪声	指定带宽内相位噪声的积分	$< 1°$ RMS（典型）
锁定时间	频率跳变后进入稳态所需时间	$< 100$ $μ$ s（快速）
周期滑步	PFD 相位误差超 $2 π$ 时的非线性行为	锁定时间 $\times 2 - 5$

PLL 仿真方法论

Banerjee 全书贯穿了 PLL 仿真的实用方法。虽然未设独立章节，但 Ch.17（离散采样）、Ch.19（设计实例迭代）、Ch.14-15（相位噪声建模）和 Ch.26-31（滤波器实现）中处处包含仿真指导。以下从全书凝练出系统化的 PLL 仿真方法论。

仿真层次划分

PLL 仿真跨越多个抽象层次，各层次的精度、速度和适用场景各有不同：

层次	抽象等级	核心模型	仿真速度	精度	适用阶段
L1: 行为级	最高	数学传递函数 $G (s)$ 、 $H (s)$	$< 1$ ms/次	$\pm 20%$	概念设计、规格分解
L2: 相域	中高	PFD/CP/VCO 相域宏模型	$1 - 100$ ms/次	$\pm 10%$	早期设计、架构对比
L3: 晶体管级（混合信号）	中	SPICE 网表 + 数字行为模型	$1 - 60$ min/次	$\pm 2 - 5%$	最终验证、后仿
L4: 全电路级	最低	Full SPICE（含寄生 RC）	$> 1$ hr/次	$\pm 1 - 2%$	流片前 signoff

L1：行为级（Behavioral）仿真

基于传递函数的频域分析：

使用 MATLAB/Octave 或 Python（NumPy/SciPy）直接分析 PLL 线性化模型的开环/闭环传递函数。以下是一个完整的 Python 示例：

# Python 示例：PLL 开环/闭环传递函数计算与相位噪声合成
import numpy as np
import matplotlib.pyplot as plt
 
# ===== 设计参数 =====
Fc = 2.5e3        # 环路带宽 (Hz)
phi = 48          # 相位裕度 (deg)
Kphi = 5e-3       # CP 增益 (A/rad)
Kvco = 30e6       # VCO 增益 (Hz/V)
N = 39200         # 分频比
Fcomp = 50e3      # 比较频率 (Hz)
 
# ===== 行为级参数计算 =====
wc = 2 * np.pi * Fc
gamma = 0.12      # Gamma 优化因子
tan_phi = np.tan(np.radians(phi))
T2 = (tan_phi + 1/np.cos(np.radians(phi))) / wc
T1 = 1 / (wc**2 * T2)
K = Kphi * Kvco / N
A0 = K / wc**2 * np.sqrt(1 + (wc*T2)**2) / np.sqrt(1 + (wc*T1)**2)
 
# ===== 频率响应 =====
freq = np.logspace(1, 6, 1000)
s = 1j * 2 * np.pi * freq
 
# 开环传递函数 G(s)  (从相位误差到反馈分频器输出相位)
G = (Kphi * Kvco) / (N * s) * (1 + s*T2) / (1 + s*T1) / s
 
# 闭环传递函数 H_cl = G/(1+G)
H_cl = G / (1 + G)
 
# 误差传递函数 E = 1/(1+G)
E = 1 / (1 + G)
 
# ===== 噪声合成 =====
# PFD 噪声 (假定噪底 -150 dBc/Hz 经过 PFD 增益)
L_pfd_floor = -150
S_pfd = 10**(L_pfd_floor/10) * np.abs(2*np.pi/Kphi * H_cl)**2
 
# VCO 噪声 (假定 -80 dBc/Hz @ 10kHz, -150 dBc/Hz 噪底)
S_vco = (10**((-80 - 20*np.log10(freq/1e4))/10) + 10**(-150/10)) * np.abs(E)**2
 
# 总噪声
S_total = S_pfd + S_vco
L_total = 10 * np.log10(S_total)
 
# ===== 关键指标提取 =====
idx_fc = np.argmin(np.abs(freq - Fc))
print(f"设计参数验证:")
print(f"  Fc = {Fc/1e3:.1f} kHz")
print(f"  phi = {phi}°")
print(f"  T1 = {T1*1e6:.2f} us, T2 = {T2*1e6:.2f} us")
print(f"  A0 = {A0*1e9:.2f} nF")
print(f"  C1 = {A0*gamma*1e9:.2f} nF, C2 = {A0*(1-gamma)*1e9:.2f} nF")
print(f"  R2 = {T2/(A0*(1-gamma))/1e3:.1f} kOhm")
print(f"\n相位噪声 @10kHz = {L_total[idx_fc]:.1f} dBc/Hz")
 
# 计算 RMS 抖动 (积分 100Hz-1MHz)
f_mask = (freq >= 100) & (freq <= 1e6)
phi_rms = np.sqrt(np.trapz(10**(L_total/10)[f_mask], freq[f_mask]))
jitter_rms = phi_rms / (2 * np.pi * 2e9) * 1e12  # ps
print(f"RMS Jitter (100Hz-1MHz) = {jitter_rms:.2f} ps")

L1 仿真的核心步骤：

定义设计指标（ $F_{o u t}$ , $F_{co m p}$ , $Δ F$ , $L_{s p ec}$ , $Sp u r_{s p ec}$ , $T_{l oc k, s p ec}$ ）
选择 $F_{c}$ 和 $ϕ$ 初始值
计算滤波器系数 $A 0/ A 1/ A 2/ A 3$ 和时间常数 $T 1/ T 2/ T 3/ T 4$
反推 $R / C$ 元件值并映射到标准值
计算理论锁定时间： $T_{l oc k} \approx \frac{4}{ζ ω _{c}} ln (\frac{Δ F \cdot 2 π}{θ _{t o l} \cdot ω _{c}})$
计算理论杂散电平： $Sp u r_{t o t a l} = B a se Sp u r + Sp u r G ain$
计算相位噪声各分量并叠加
与规格对比：锁定时间是否满足？杂散是否满足？相噪是否满足？
若不满足，调整 $F_{c}$ /滤波器阶数，返回步骤 3

精度限制与适用范围：

连续时间近似在 $F_{co m p} / F_{c} < 10$ 时引入 $> 10%$ 的锁定时间偏差
不包含 PFD 离散采样效应、cycle slip、CP 非理想性
阶段适用：架构选择和规格分解阶段，用于快速识别设计空间

L2：相域（Phase-Domain）仿真

基于事件驱动的时域宏模型：

使用 Verilog-A/Verilog-AMS 或 Simulink 构建 PLL 各模块的相位域行为模型，捕获 PFD 的离散采样本质：

// Verilog-A PFD/CP 相域宏模型（包含离散采样和 cycle slip）
`include "disciplines.vams"
`include "constants.h"
 
module pll_pfd_cp (vref, vdiv, iout, lock_flag);
  input vref, vdiv;
  output iout, lock_flag;
  electrical vref, vdiv, iout;
  electrical lock_flag;
  
  parameter real Kphi = 5e-3;      // CP 增益 (A/rad)
  parameter real I_leak = 1e-9;     // 泄漏电流 (A)
  parameter real Fcomp = 50e3;      // 比较频率 (Hz)
  parameter real theta_lock = 0.0175; // 锁定判定阈值 (rad, ~1°)
  integer lock_count;
  
  real phase_err, wrapped_err, t_pulse;
  real time_ref, time_div;
  integer active;
  
  // 初始化
  analog begin
    @(initial_step) begin
      time_ref = 0; time_div = 0;
      lock_count = 0;
    end
    
    // 检测参考时钟上升沿
    @(cross(V(vref) - 0.5, +1)) begin
      time_ref = $abstime;
      // 计算相位差 = 时间差 × 角频率
      wrapped_err = 2 * `M_PI * (time_ref - time_div) * Fcomp;
      // 相位差归一化到 [-π, π]
      phase_err = wrapped_err;
      if (phase_err > `M_PI) phase_err = phase_err - 2*`M_PI;
      if (phase_err < -`M_PI) phase_err = phase_err + 2*`M_PI;
      active = 1;
    end
    
    // 检测分频器反馈时钟上升沿
    @(cross(V(vdiv) - 0.5, +1)) begin
      time_div = $abstime;
      wrapped_err = 2 * `M_PI * (time_div - time_ref) * Fcomp;
      phase_err = wrapped_err;
      if (phase_err > `M_PI) phase_err = phase_err - 2*`M_PI;
      if (phase_err < -`M_PI) phase_err = phase_err + 2*`M_PI;
      active = 1;
    end
    
    // CP 输出电流
    if (active) begin
      I(iout) <+ transition(Kphi * phase_err / (2*`M_PI), 0, 1e-9) + I_leak;
    end else begin
      I(iout) <+ I_leak;  // 高阻态下仅泄漏电流
    end
    
    // 锁定检测
    if (abs(phase_err) < theta_lock) begin
      lock_count = lock_count + 1;
    end else begin
      lock_count = 0;
    end
    V(lock_flag) <+ (lock_count > 100) ? 1.0 : 0.0;
  end
endmodule

Simulink 相域模型中各模块的数学模型：

模块	功能	Simulink 实现	关键参数
PFD/CP	$Δ θ \to I_{c p}$	Zero-Order Hold + Gain + Saturation	$K_{ϕ}$ , $I_{l e ak}$ , $t_{d e a d}$
环路滤波器	$I_{c p} \to V_{t u n e}$	Transfer Fcn： $Z (s) = \frac{1 + s T 2}{s A 0 ( 1 + s T 3 ) ( 1 + s T 4 )}$	R1/C1/R2/C2/R3/C3
VCO	$V_{t u n e} \to ϕ_{v co}$	Integrator: $K_{v co} \cdot 2 π / s$	$K_{v co}$ , $f_{0}$
分频器	$ϕ_{v co} \to ϕ_{d i v}$	Gain: $1/ N$	N
ΔΣ 调制器	分数分频噪声	Quantizer + $	1-z^{-1}

仿真时间步长与精度控制：

$F_{co m p} / F_{c}$ 比值	推荐 $Δ t$	每参考周期采样数	锁定时间偏差（vs 连续模型）
$\geq 20$	$T_{co m p} /10$	10	$< 5%$
$10 - 20$	$T_{co m p} /20$	20	$5 - 15%$
$5 - 10$	$T_{co m p} /50$	50	$15 - 25%$
$< 5$	$T_{co m p} /100$	100	$> 25%$ （必须 L2 仿真）

适用场景与能力范围：

锁定时间瞬态仿真（含 cycle slip 效应和 PFD 采样效应）
FastLock/CSR 算法功能验证
ΔΣ 量化噪声的时域效应观察
对 $F_{co m p} / F_{c} < 10$ 的设计进行最终时间验证
可建模 CP 非理想性（失配、泄漏）和 VCO 非线性（ $K_{v co}$ 变化）

L3：晶体管级混合信号仿真

CAD 工具链与仿真配置：

设计模块	推荐仿真器	模型类型	典型仿真设置	预期仿真时间
PFD + CP	Spectre	BSIM4/BSIM3	瞬态 $50$ $μ$ s, `maxstep=50ps`	$10 - 30$ min
环路滤波器	Spectre/SPICE	无源 R/C + 寄生	.AC 1MHz-10GHz	$< 1$ min
VCO	SpectreRF	BSIM4 + MOM/EMX	PSS: $N_{ha r m} = 15$ , PNOISE: $1$ kHz-100MHz	$1 - 5$ hr
分频器 + ΔΣ	Finesim/AMS	BSIM4 + 数字库	瞬态 $200$ $μ$ s	$30$ min $- 2$ hr
整体 PLL	Finesim/AMS	BSIM4 + Verilog-AMS	瞬态 $1$ ms, `maxstep=100ps`	$4 - 12$ hr
整体 PLL 相噪	SpectreRF	BSIM4 + Verilog-A	PSS: $F_{co m p}$ 作为 beat freq	$8 - 24$ hr（PLL 级 PSS）

混合信号仿真加速技巧：

状态初始化（State Initialization）：
- 在 VCO 调谐端设置 $V_{t u n e} (t = 0)$ 为目标锁定值的 $\pm 10%$ ，跳过冷启动
- 使用 .ic V(vtune)=V0 V(vco_out)=1.8 或 Verilog-A 的 @(initial_step) 块
- 节省 $> 50%$ 的瞬态仿真时间
数字-模拟接口优化：
- 使用 connect 模块的 ramp 模式而非 resistor 模式（收敛性更好）
- 设置 t_ramp = 50ps（太短导致极小步长，太长导致时序失真）
- 数字输出信号的 slew 时间设置： $slew \approx maxstep$
步长控制策略：
- 全局 maxstep = T_{comp}/50（50 个点/参考周期）
- 在 PFD 沿附近自动减小步长（使用 step_event 或 cross 函数）
- 锁定后检测到 $V_{t u n e}$ 变化 $< 0.1%/100$ 参考周期时，自动增大步长
PSS+PNOISE 替代长时间瞬态：
- 对于锁定后相位噪声分析，使用 PSS 分析替代 $> 1$ ms 的瞬态仿真
- 设置 tstab = 200/Fc（确保 PLL 已达到稳态）
- beat frequency = $F_{co m p}$ （对于整数 N）或 $F_{co m p} / F D EN$ （对于分数 N）
- maxacfreq = 10*Fc（仅需 PLL 环路带宽附近的噪声）

L4：全电路级（Full SPICE）仿真

适用场景与约束：

仅用于流片前最终 signoff 验证
包含全部寄生 RC 提取（R+C+CC）
通常不运行完整的 PLL 瞬态（ $\sim$ 数天），而是拆分验证：
- VCO 独立验证：PSS + PNOISE + PSRR 分析
- PFD/CP 独立验证：瞬态电流匹配 + 开关特性
- 环路滤波器：提取后 AC 分析 + 寄生极点检查
- 分频器：最大工作频率验证 + 功耗分析

工艺角仿真策略：

工艺角	温度	VDD	关注指标
TT	$2 7^{\circ}$ C	标称	标称性能
FF	$- 4 0^{\circ}$ C	$+ 10%$	最高速度、最大功耗
SS	$12 5^{\circ}$ C	$- 10%$	最慢锁定、最低 $K_{v co}$
FS	$8 5^{\circ}$ C	$- 5%$	VCO 频段上漂
SF	$0^{\circ}$ C	$+ 5%$	VCO 频段下漂

后仿收敛性检查清单：

VCO 在所有工艺角下起振（ $> 10 \times$ 环路增益裕度）
PFD/CP 死区在所有角下完全消除（ $t_{rese t} > max (t_{CP, min})$ ）
环路带宽 $F_{c}$ 漂移 $< \pm 20%$ （考虑 $C_{p a r}$ 和 $R_{p a r}$ ）
相位裕度 $ϕ > 3 5^{\circ}$ （最差角）
参考杂散 $< s p ec + 3$ dB（含 CP 失配和基板耦合）
锁定时间 $< s p ec \times 1.5$ （SS 角）

Banerjee 的全流程设计→仿真→验证迭代框架

综合 Banerjee 全书工程实践，PLL 设计遵循如下标准化迭代流程：

┌─────────────────────────────────────────────────────────────┐
│ Phase 1: 规格定义与架构选择（L1 行为级仿真）                │
│  1.1 确定基本规格：Fout, Fcomp, Fc, φ, N, Kφ, Kvco       │
│  1.2 开环/闭环传递函数分析：Bode/Nyquist → 稳定裕度        │
│  1.3 噪声预算分配：各源贡献 → L_total(f) → Jitter_RMS    │
│  1.4 架构决策：整数-N vs 分数-N, 滤波器阶数, FastLock      │
│  → 输出：架构文档 + 传递函数参数表 + 噪声预算表           │
├─────────────────────────────────────────────────────────────┤
│ Phase 2: 环路滤波器详细设计（L2 相域仿真）                  │
│  2.1 滤波器拓扑选择（被动/有源/部分集成）                  │
│  2.2 Gamma 优化 → T1/T2/T3/T4 时间常数                    │
│  2.3 R/C 元件值映射到标准值（E12/E24/E96）                 │
│  2.4 相域仿真验证：锁定时间、杂散、Cycle Slip              │
│  2.5 Fcomp/Fc < 10？→ 使用离散修正因子或强制 L2 仿真      │
│  → 不满足 → 返回 Phase 1 调整 Fc/φ/阶数                   │
│  → 输出：滤波器元件值表 + 相域仿真报告                    │
├─────────────────────────────────────────────────────────────┤
│ Phase 3: 电路级实现与仿真（L3 混合信号）                    │
│  3.1 PFD/CP 电路设计 + 瞬态仿真（死区/失配/电荷共享检查）  │
│  3.2 VCO 设计 + PSS+PNOISE 仿真（相噪/Kvco/调谐范围）      │
│  3.3 分频器/ΔΣ 设计 + 数字仿真（最高工作频率/功耗）        │
│  3.4 整体 PLL 混合信号瞬态仿真（≥ 200μs, 含上电启动）     │
│  3.5 锁定后 PSS+PNOISE 验证相位噪声                       │
│  → 不满足 → 返回 Phase 2 调整元件值或拓扑                 │
│  → 输出：电路原理图 + 各模块仿真报告 + 整体 PLL 报告       │
├─────────────────────────────────────────────────────────────┤
│ Phase 4: 版图设计与后仿（L4 全电路）                       │
│  4.1 版图设计（差分信号匹配、敏感节点屏蔽、电源去耦）     │
│  4.2 寄生 RC 提取（VCO 调谐端和 C1 路径需格外谨慎）        │
│  4.3 关键路径后仿：VCO 相噪变化、Fc 漂移、杂散恶化         │
│  4.4 Monte Carlo 工艺角签核（TT/FF/SS/FS/SF 5 角）         │
│  4.5 DRC/LVS 签核                                         │
│  → 不满足 → 返回 Phase 3 局部修改电路或版图               │
│  → 输出：GDSII + 签核文档 + 测试计划                       │
└─────────────────────────────────────────────────────────────┘

各设计阶段的仿真收敛判据

设计指标	L1 行为级	L2 相域	L3 混合信号	L4 后仿
锁定时间	解析公式 $\pm 25%$	$\pm 15%$	$\pm 5%$	$\pm 10%$ （寄生 RC）
相位噪声	线性叠加 $\pm 5$ dB	$\pm 3$ dB	$\pm 1.5$ dB	$\pm 2$ dB
参考杂散	SpurGain 公式 $\pm 5$ dB	$\pm 3$ dB	$\pm 3$ dB	$\pm 4$ dB（版图耦合）
相位裕度	解析计算 $\pm 2°$	时域恢复 $\pm 5°$	开环 AC $\pm 3°$	$\pm 5°$ （寄生效应）
功耗	理想模型 $\pm 30%$	未涵盖	$\pm 10%$	$\pm 15%$ （寄生）
仿真置信度	趋势正确	定量可信	高度准确	signoff 级

仿真工具对比与适用性推荐

工具	支持层次	优势	劣势	价格	适用团队
MATLAB/Simulink	L1, L2	建模灵活、快速迭代、内置优化工具箱	非电路级、无寄生模型	$$$	系统架构/算法团队
Python + SciPy/Control	L1	免费、可扩展、脚本化、CI 集成	无图形界面、需编程能力	免费	小团队、研究机构
Cadence Spectre/RF	L2, L3, L4	业界标准、精度最高、模型库全	成本高、学习曲线陡、许可管理复杂	$$$$	模拟 IC 设计公司
Synopsys Finesim	L3, L4	比 Spectre 快 $2 - 5 \times$	精度略低、特定效应可能丢失	$$$	大规模 PLL 后仿
Keysight ADS	L1, L2	RF 系统级集成好、PLL 设计套件	主攻 RF/微波、PLL 噪声模型有限	$$$	RF/PLL 集成设计
Verilog-A + AMS	L2, L3	标准化行为建模、工艺无关	需 Verilog-A 编程技能、调试困难	$$（需仿真器许可）	混合信号设计团队
CppSim/Hspice	L2	PLL 专用、开源、速度快	维护少、文档有限	免费	学术研究

PLL 仿真实战技巧精选

技巧 1：冷启动跳过技术

行为级仿真中，VCO 初始相位未知导致前 $10 - 100$ $μ$ s 仿真结果无实际意义。通过注入预设 VCO 相位可跳过冷启动：

# 跳过冷启动的锁相初始相位注入
Vtune_init = 0.5 * Kphi * T2 / (2*np.pi*C1)  # 估算锁定态 Vtune
phi_vco_init = 2*np.pi * (f0 + Kvco*Vtune_init) * T_freq_hop / N  # 预置相位

技巧 2：锁定检测加速

使用双标准锁定检测：

粗判： $∣ V_{t u n e} (t) - V_{t u n e, f ina l} ∣ < Δ V_{cr u d e}$ （ $Δ V_{cr u d e} \approx 0.1 \cdot F_{c} / K_{v co}$ ）
精判：连续 $M \geq 32$ 个参考周期内 $∣Δ θ ∣ < θ_{l oc k}$
粗判通过后才启动精判，避免不必要的计算

技巧 3：台阶响应法加速锁定时间仿真

替代完整瞬态仿真，通过测量 PLL 对微小频率步进的响应来推算锁定时间：

PLL 稳定在 $F_{1}$ ，记录 $V_{t u n e} (t_{1})$
N 值增加 $Δ N$ （对应频率步进 $Δ F_{s ma ll} \approx 0.01 \cdot F_{c}$ ）
测量 $V_{t u n e} (t)$ 从 $10%$ 到 $90%$ 的上升时间 $t_{r}$
推算： $T_{l oc k} (Δ F_{l a r g e}) \approx t_{r} \cdot lo g (Δ F_{l a r g e} / θ_{l oc k})$ （对线性系统有效）

技巧 4：噪声仿真频域加速

对于噪声仿真，避免计算完整 $L (f)$ 曲线，仅需计算几个关键偏移点处的噪声值：

$10$ Hz： $1/ f$ 噪声区域（需确认 $f_{c}$ 位置）
$F_{c} /10$ ：带内噪声水平
$F_{c}$ ：环路带宽处的噪声（VCO 和 PFD 噪声交叉点）
$10 \cdot F_{c}$ ：VCO 主导区域
$F_{o u t} /2$ ：噪底区域

技巧 5：版图后仿网络缩减

$> 100$ k 节点的全芯片寄生 RC 网络导致 PLL 后仿真无法在合理时间内完成。使用以下缩减策略：

保持 VCO 调谐端到 C1 路径的完整 RC（最高灵敏度路径）
将数字模块（SPI、分频器）的寄生网络简化为等效 $C_{l o a d}$
使用 $π$ 模型替代 VCO 谐振腔的分布式 RLC
仅保留 $R_{p a r} > 1Ω$ 和 $C_{p a r} > 1$ fF 的寄生节点（可减少 $> 90%$ 的节点数）

Banerjee 方法与系统仿真方法论的关系

Banerjee 全书的核心工程哲学可以概括为：

“用解析公式指导仿真，用仿真验证解析结果，两者相互迭代收敛，而非完全依赖单一方法。”

这一哲学贯穿全书：

Banerjee 的 解析公式体系（Ch.8-9 传递函数、Ch.11/Ch.26 杂散增益、Ch.14-15 相位噪声、Ch.16-17 锁定时间公式）本身就构成了一套高效的 手算式 L1 仿真引擎
Ch.19 的三轮迭代实例展示了如何使用这套引擎从规格快速收敛到最终设计
Ch.17 的离散修正因子表和修正系数是 桥接 L1 和 L2 精度的关键工具，使得手算也能获得 $\pm 15%$ 以内的锁定时间预估
Ch.26-31 的实际元件非理想性（电容 ESR/ESL、电阻公差、温度系数）提供了 L3/L4 仿真中需要纳入的效应清单
Ch.32-35 的设计实务（锁定检测、PCB 布局、阻抗匹配）提供了 L4 仿真后的实物验证指导

因此，Banerjee 的教科书不仅仅是理论推导——它是一套 从规格到流片的完整 PLL 设计仿真方法论，每个公式都有工程意义，每个设计步骤都有对应的验证方法。

参考文献

Banerjee, D. (2006). PLL Performance, Simulation, and Design (4th ed.). Dean Banerjee.
Gardner, F. M. (2005). Phaselock Techniques (3rd ed.). John Wiley & Sons. — Gardner Phaselock Techniques 深度解析
Best, R. E. (2003). Phase-Locked Loops (5th ed.). McGraw-Hill.
Egan, W. (1998). Phase-Lock Basics. Wiley.
Tranter, W.H. & Ziemer, R.E. (1985). Principles of Communications Systems. Houghton Mifflin.

KnowledgeWiki

探索

Dean Banerjee PLL Performance Simulation and Design 深度解析

关系图谱

Dean Banerjee PLL Performance Simulation and Design 深度解析

书籍定位

与其他 PLL 教材的定位差异

全书结构

Part 1: PLL 基础（Ch.1-7）

Part 2: PLL 性能与仿真（Ch.8-19）

Part 3: PLL 环路滤波器设计（Ch.20-31）——全书核心

Part 4: 附加主题（Ch.32-35）

Part 5: 补充信息（Ch.36-37）

核心独特贡献

1. 参考杂散工程经验模型（Ch.11）

2. 实测驱动的杂散/相位噪声验证

3. 系统的环路滤波器设计方法论（Ch.20-31）

4. Gamma 优化方法论（Ch.27）

本书内部知识脉络

附录 A：完整设计实例

包含的设计实例

附录 A 实例的完整数值演算

A.1 二阶被动滤波器演进计算（LMX2306）

A.2 三阶被动滤波器演进计算（LMX2315）

A.3 四阶被动滤波器演进计算（LMX2325, 2000-2800 MHz）

A.4 有源二阶滤波器演进计算（LMX2306 + OPA227）

A.5 差分输出有源滤波器演进计算（LMX2315）

A.6 FastLock 优化设计演进计算（LMX2325）

附录 A 中不同 PLL 产品的设计差异

附录 A 六实例的 Gamma 横向比较

标准值替代后 γ 偏差分析

反事实分析：若选择不同 γ 的后果

附录 B：杂散模型的实测验证

Banerjee PLL 关键术语表（Ch.36）

基础术语

Banerjee 特有术语

性能指标术语

PLL 仿真方法论

仿真层次划分

L1：行为级（Behavioral）仿真

L2：相域（Phase-Domain）仿真

L3：晶体管级混合信号仿真

L4：全电路级（Full SPICE）仿真

Banerjee 的全流程设计→仿真→验证迭代框架

各设计阶段的仿真收敛判据

仿真工具对比与适用性推荐

PLL 仿真实战技巧精选

Banerjee 方法与系统仿真方法论的关系

参考文献

相关页面

关系图谱

目录

反向链接