环路滤波器与电荷泵 PLL

环路滤波器建立 PLL 的动态特性，电荷泵则是最常用的 PLL 相位误差-电流转换结构。电荷泵 PLL（CP-PLL）以其几乎无限的锁限范围和优越的线性度成为当今频率合成器的主流架构。基于 Gardner Phaselock Techniques Ch.11-12 提炼。

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前后关系

前置知识：

• PLL基本结构与传递函数 — F(s) 在传递函数中的作用
• PLL鉴相器 — PFD + 电荷泵的常见组合
• PLL跟踪性能 — 跟踪对环路滤波器的需求

本书内部链条：

• Ch.11-12（本文）← Ch.2 — 环路滤波器决定 PLL 阶数/类型
• → PLL频率合成器（Ch.15）— CP-PLL 是频率合成器的核心架构
• → PLL异常锁定现象（Ch.14）— CP 非线性可导致异常锁定

外部关联：

• PLL鉴相器 — PFD + CP 构成标准组合

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原理介绍：第一部分 — 环路滤波器（Ch.11）

1. 有源 vs 无源滤波

特性	有源滤波器	无源滤波器
DC 增益	高（运放有限增益）	1（或分压比）
面积	大（需运放）	小
噪声	运放噪声贡献	仅电阻热噪声
成本	高	低
适用 PLL 类型	Type 2+	Type 1

2. DC 偏置（Gardner §11.2）

• PD/VCO 的 DC 偏置 → 环路滤波器输入端的 DC 偏移
• 偏移被积分 → VCO 频率偏移 → 增大稳态相位误差
• 缓解：使用双极性电源、偏置补偿电路

Gardner 列举的三类 DC 偏移对策：

1. 扫频辅助：用扫频电路主动寻找锁定频率，避开 DC 偏移造成的锁定区空洞
2. 空闲时锁本地参考：无输入信号时将环锁到本地辅助振荡器，保持积分器状态
3. DC 反馈（folklore 方案）：用高增益慢速反馈抵消偏移，但会引入附加噪声与稳定性风险，Gardner 对此持保留态度

3. 瞬态过载（Gardner §11.3）

PD 纹波过载

PD 输出的参考频率纹波经 LF 放大 → 过载运放 → 失真。

示例：有源滤波器在低频时增益大 → 小纹波被大幅放大 → 输出饱和。

捕获过程过载

捕获过程中 PD 输出大信号 → LF 积分器饱和 → 过载恢复时间延长。Gardner 强调：饱和后的恢复时间可能远超捕获本身，尤其是有源滤波器的运放从饱和区退出缓慢。

缓解：

• 使用抗饱和环路滤波器
• 双带宽切换（捕获大带宽 → 锁定小带宽）
• 限制 PD 输出幅度（钳位）避免运放进入深饱和

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原理介绍：第二部分 — 电荷泵 PLL（Ch.12）

1. 电荷泵模型（Gardner §12.1）

PFD: UP ──→ 控制开关 →  I_UP
      DN ──→ 控制开关 →  I_DN (下向)
                       ↓
                环路滤波器 (阻抗 Z(s))
                       ↓
                    VCO 控制电压

基本操作

• PFD 检测到 REF 超前 VCO → UP 导通 → 电流 I_CP 注入滤波器 → v_c 上升 → VCO 频率增加
• PFD 检测到 REF 滞后 VCO → DN 导通 → 电流 I_CP 从滤波器流出 → v_c 下降 → VCO 频率降低

电荷泵模型

电荷泵输出电流的平均值正比于相位误差：

$$\overline{i_{cp}}=\frac{I_{CP}}{2\pi }{\theta }_e$$

采样模型（Gardner (12.1)）：CP 的采样性质引入等效延迟，相位误差采样到控制电压的传播延迟：

$$t_p=\frac{|{\theta }_e|}{{\omega }_c}$$

其中 ${\omega }_c$ 为参考角频率——这一延迟是 CP-PLL 带宽上限 $\approx f_{ref}/10$ 的物理根源。

开环传递函数

$$G(s)=\frac{I_{CP}}{2\pi }\cdot Z(s)\cdot \frac{K_o}{s}$$

其中 Z(s) 为环路滤波器的阻抗。

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2. 环路滤波器选择（Gardner §12.2）

二阶被动滤波器（最常用）

  ┌──┬──┬──┬───────┐
  │  │  │  │       │
  │  C_1 C_2      │
  │  │  │         │
  └──┴──┴─────────┘

阻抗：$Z(s)=\frac{1}{s{C}_1}||\left(R_2+\frac{1}{s{C}_2}\right)$

$$Z(s)=\frac{1+s{R}_2{C}_2}{s(C_1+C_2)(1+s{R}_2{C}_2{C}_1/(C_1+C_2))}$$

引入一个零点 $f_z=1/(2\pi R_2{C}_2)$ 和一个高频极点 $f_p=(C_1+C_2)/(2\pi R_2{C}_1{C}_2)$。

三阶被动滤波器（增加纹波抑制）

增加一个 RC 低通 → 额外高频极点 → 增强参考纹波抑制。Gardner (12.7) 给出三阶滤波器阻抗的归一化形式，关键参数：

$$b=1+\frac{C}{C_3}$$

（C 为主积分电容、C₃ 为附加滤波电容）；环路增益相应修正（(12.8)，注意书中该式存在已知勘误，应以阻抗直接推导为准）。b 越大纹波抑制越好，但额外极点越近交叉频率 → 相位裕度代价越大。

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3. 静态相位误差（Gardner §12.3）

CP 电流失配

$$I_{UP}\ne I_{DN}\to \text{锁定点偏移}$$

静态相位误差：${\theta }_{e,DC}=2\pi \cdot \frac{I_{UP}-I_{DN}}{I_{UP}+I_{DN}}\cdot \frac{1}{K_{vco}\cdot |Z(0)|\cdot I_{CP}}$

泄漏电流

PD 输出/滤波器输入端的漏电 → 电荷泵必须持续补偿 → 静态相位误差。偏置电流 $I_b$ 引起的静态相偏（Gardner (12.11)）：

$${\theta }_b=\frac{2\pi I_b}{I_p}$$

（$I_p$ 为电荷泵电流）——泄漏越大、CP 电流越小，静态相偏越大；增大 $I_p$ 是抑制泄漏效应的直接手段。

失配与泄漏的综合影响

二者叠加导致锁定点偏移、参考杂散增大。

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4. 稳定性问题（Gardner §12.4）

相位裕度分析

二阶滤波器 CP-PLL 的开环传递函数：

$$G(s)=\frac{I_{CP}{K}_o}{2\pi (C_1+C_2)}\cdot \frac{1+s{R}_2{C}_2}{s^2(1+s{R}_2{C}_2{C}_1/(C_1+C_2))}$$

两个积分器（VCO 的 1/s + 电荷泵等效积分）→ Type 2。

稳定性设计：

• 零点频率 f_z 设为交叉频率的 1/4~1/5（确保足够的 PM）
• 高频极点 f_p 设为交叉频率的 4~5 倍（避免 PM 退化）

闭环 RHP 零点：电荷泵 PLL 在闭环传递函数中存在一个右半平面零点，起因于 PFD 的离散采样特性。该零点限制最大带宽 $\approx 0.1\cdot f_{ref}$。

z 域精确稳定性（Gardner (12.12)）

连续近似在带宽接近 $f_{ref}/10$ 时失效，需用 z 变换精确分析：(12.12) 给出 CP-PLL 的特征方程，其稳定边界与 数字PLL传递函数与稳定性 的 DPLL 结论一致（增益上限随采样延迟反比缩小）。Gardner 的工程规则：环路交叉频率 ${\omega }_c\le K/10$ 时连续近似有效；PFD/CP 的非对称（UP/DN 延迟差异）会在特征方程中引入附加相位项，进一步压缩稳定区（(12.14)）。

带宽设计参考（后续研究者对 Gardner 框架的细化）：

• Hanumolu 等：考虑 CP 采样延迟后，实际增益交叉频率 ${\omega }_{gc}\approx {\omega }_c/3.5$（${\omega }_c$ 为连续模型交叉频率）——连续模型高估了实际带宽
• Levantino 等：给出含采样效应的精确闭环传递函数与抖动传递峰化修正

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5. 非线性（Gardner §12.5）

PFD/CP 死区

${\theta }_e\approx 0$ 时 UP/DN 脉冲宽度太短 → 电荷泵无法正确开通 → 增益为零。

后果：

• 相位噪声在环路滤波器低频极点处”起毛”
• 锁定点随机游走
• 参考杂散增大

缓解：在 PFD 复位中加入延迟，确保 ${\theta }_e=0$ 时仍有最小脉冲宽度。

CP 电流不匹配

• 工艺偏差导致 I_UP ≠ I_DN
• 与输出电压相关（输出阻抗有限）
• 使用 Cascode 电流镜 + 共模反馈提高匹配度

CP 噪声

• 电流源/沉晶体管的热噪声和闪烁噪声
• 导通时对滤波器直接注入噪声
• 环路带宽内 CP 噪声被低通至输出

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6. 纹波抑制（Gardner §12.6）

参考杂散（Reference Spurs）

PFD/CP 在 $f_{ref}$ 及其谐波处产生纹波 → VCO 控制电压调制 → 输出产生参考杂散。

杂散幅度：$P_{spur}\approx 20{\log }_{10}\left(\frac{K_o{V}_{ripple}}{2\sqrt{2}\pi f_{ref}}\right)$ [dBc]

纹波抑制技术

1. 增加额外极点：三阶/四阶滤波器在 f_ref 处提供更多衰减
2. 减小 PFD 延迟：最小化 UP/DN 开启时间
3. 电流镜像：消除 UP/DN 失配
4. 采样保持：在 PFD 输出/CP 之间加入采样保持
5. 匹配布局：减少工艺引入的失配

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参考文献

1. Gardner, F. M. (2005). Phaselock Techniques (3rd ed.), Ch.11-12. John Wiley & Sons.
2. Wolaver, D. H. (1991). Phase-Locked Loop Circuit Design. Prentice Hall. [CP-PLL 设计方法]
3. Best, R. E. (2003). Phase-Locked Loops (5th ed.). McGraw-Hill. [CP-PLL 电路实现]
4. Razavi, B. (2003). Phase-Locking in High-Performance Systems. IEEE Press. [CP-PLL 噪声/稳定性]

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相关页面

• PLL基本结构与传递函数 — 环路滤波器与环路类型
• PLL图形化分析与稳定性判据 — CP-PLL 稳定性分析
• PLL鉴相器 — PFD+CP 组合
• PLL锁相捕获过程 — CP-PLL 的捕获行为
• PLL频率合成器 — CP-PLL 在频率合成中的应用
• Gardner Phaselock Techniques 深度解析

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📕 Razavi PLL 补充（Ch.7-9 电荷泵非理想效应与改进拓扑——电路级设计）

Razavi《Design of CMOS Phase-Locked Loops》Ch.7-9 对电荷泵 PLL 的非理想效应做了详细的电路级分析，与 Gardner §12.5-12.6 的系统级描述互补。

电荷泵三大非理想效应

1. Up/Down Skew（上升/下降不对称）

   • PMOS 上拉和 NMOS 下拉的迁移率差异导致 $I_{UP}\ne I_{DN}$
   • 静态相位误差：${\theta }_{e,DC}=2\pi \frac{I_{UP}-I_{DN}}{I_{CP}}\cdot \frac{{\tau }_{on}}{T_{ref}}$
   • 其中 ${\tau }_{on}$ 为电荷泵导通时间，$T_{ref}$ 为参考周期
   • 缓解：使用共模反馈 (CMFB) 或单位元电流匹配

2. 电压裕度限制

   • 控制电压接近 $V_{DD}$ 或 GND 时，电流源进入线性区
   • $V_{ctrl}$ 有效范围：$V_{DS,sat}<V_{ctrl}<V_{DD}-|V_{DS,sat}|$
   • 窄电压裕度 → VCO 调谐范围受限
   • 缓解：Cascode 电流源/使用低阈值器件/降低 $I_{CP}$

3. 沟道长度调制

   • 电流源输出阻抗有限 → $I_{CP}$ 随 $V_{ctrl}$ 变化
   • $\Delta I/I\approx \lambda \Delta V_{DS}$
   • 直接导致参考杂散增大
   • 缓解：Cascode 电流源（$R_{out}\approx g_m{r}_o^2$）

改进型电荷泵拓扑

• 差分电荷泵：用差分对替代单端开关，抑制共模噪声
• 带运算放大器的电荷泵：运放将 UP/DN 节点电压锁定在 $V_{ref}$，消除电压裕度问题
• 双电荷泵：两路交替工作，纹波降低一半

离散 VCO 调谐与采样滤波器

• 离散调谐：VCO 使用电容阵列（而非连续 varactor）+ 电荷泵 DAC 组合，减小 $K_{VCO}$ 变化
• 采样滤波器：在 CP 输出与 LF 之间插入采样保持电路，在 $f_{ref}$ 周期的大部分时间内 VCO 控制电压保持恒定 → 纹波大幅抑制

带宽 vs 杂散折衷

Razavi 强调环路带宽选择必须考虑杂散约束：

• 最大带宽 $f_{BW}\lesssim f_{ref}/10$（保证参考杂散充分衰减）
• 更严格场景：$f_{BW}\lesssim f_{ref}/20$（考虑 CP 非线性产生的谐波杂散）
• 杂散估算：$P_{spur}(n{f}_{ref})\approx 20{\log }_{10}\left(\frac{K_{VCO}\cdot I_{CP}\cdot \Delta t_{skew}}{2\pi n{f}_{ref}{C}_{eff}}\right)$

Razavi vs Gardner：Gardner §12.5-12.6 将 CP 非理想性作为系统级参数处理（死区/电流失配/纹波），Razavi Ch.7-9 深入到晶体管级分析（Up/Down skew 的迁移率根源、沟道长度调制的定量影响、采样滤波器的纹波抑制机制）。

关联页：Razavi Design of CMOS PLLs 深度解析 Ch.7-9

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📕 Razavi PLL 补充（Ch.9 PLL 设计实例——完整设计流程）

Razavi Ch.9 提供了一个完整的 CP-PLL 设计实例，展示从规格到实现的全流程。

设计流程

1. 规格确定：$f_{out}$、$f_{ref}$、$N$、相位噪声目标、锁定时间
2. PFD 设计：确定复位延迟 $T_{reset}$，验证死区消除
3. 电荷泵设计：选择 $I_{CP}$（噪声 vs 功耗 vs 杂散折衷）
4. 行为仿真：使用 Verilog-A 或行为级模型验证锁定过程
5. 环路滤波器设计：
   • 选择 ${\omega }_n$ 和 $\zeta$（基于相位噪声优化）
   • 计算 $R_1$、$C_1$、$C_2$
   • 验证相位裕度 $PM>60°$
6. 传递函数仿真：开环 Bode 图验证交叉频率和相位裕度
7. VCO 噪声抑制：验证 PLL 闭环后 VCO 带内噪声被抑制
8. 分频器设计：确定多模分频器的最大频率和功耗

关键设计公式回顾

$${\omega }_n=\sqrt{\frac{I_{CP}{K}_{VCO}}{2\pi N(C_1+C_2)}},\zeta =\frac{R_1{C}_1}{2}{\omega }_n$$ $$f_{BW}\approx \frac{{\omega }_n}{2\pi }\cdot \sqrt{1+2{\zeta }^2+\sqrt{(1+2{\zeta }^2{)}^2+1}}$$

• 设计目标：$f_{BW}\approx f_{ref}/10$–$f_{ref}/20$，$\zeta \approx 0.7$–$1.0$

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📘 Banerjee PLL 补充

以下补充基于 Dean Banerjee PLL Performance Simulation and Design 深度解析 第 20-31 章。

5 步设计流程（Ch.20）

Banerjee 提出从指标到元件的完整被动滤波器设计流程：

1. 确定设计指标（F_out、F_comp、K_φ、K_vco、N）
2. 选择环路带宽 F_c 和相位裕度 φ（推荐 40-55°）
3. 计算 Gamma 优化因子 γ
4. 计算滤波器系数 A0/A1/A2/A3
5. 从系数反推元件值 C1/C2/C3/C4/R2/R3/R4

滤波器系数统一表达式（Ch.8）

$$Z(s)=\frac{1+s\cdot T2}{s\cdot (A0+A1\cdot s+A2\cdot s^2+A3\cdot s^3)}$$

被动滤波器：$A0=C1+C2+C3+C4$；有源滤波器：$A0=C1+C2$（不随阶数增加）。

Gamma 优化（Ch.27）

$$\lambda =\frac{T2}{A0\cdot {\omega }_c^2}$$

将滤波器设计从极点/零点试凑简化为闭环参数驱动的计算流程。

部分集成滤波器（Ch.31，第 4 版新增）

片上集成 0-pole/1-pole/2-pole 滤波器方案，以及混合（部分集成 + 外部辅组）方案。

详见 Banerjee 无源环路滤波器设计、Banerjee 有源环路滤波器设计、Banerjee 环路滤波器优化与实现。

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设计实例参数

• $f_{ref}=20$ MHz，$f_{out}=2$ GHz，$N=100$
• $I_{CP}=100$ μA，$K_{VCO}=200$ MHz/V
• $C_1=10$ pF，$R_1=10$ kΩ，$C_2=1$ pF
• ${\omega }_n\approx 178$ krad/s，$\zeta \approx 0.89$，$f_{BW}\approx 54$ kHz

Razavi vs Gardner：Gardner 提供 PLL 设计的理论框架和参数公式，Razavi Ch.9 提供完整的电路级设计实例，包括 PFD/CP 电路设计、行为仿真验证、传递函数仿真确认。

关联页：Razavi Design of CMOS PLLs 深度解析 Ch.9

Banerjee 关联：Dean Banerjee PLL Performance Simulation and Design 深度解析