Wireline 系统中的 Jitter 与 CDR

在高速串行链路中，jitter 是限制数据传输速率和距离的首要因素。CDR（时钟数据恢复）既要跟踪输入数据的 jitter，又要做 jitter 滤波产生干净的本地时钟，这体现为三大规范——Jitter Transfer、Jitter Generation、Jitter Tolerance——之间的根本折衷。

前后关系

前置知识：

Jitter基本概念与定义 — period jitter, 眼图
Jitter统计分析与RJ-DJ分解 — total jitter, BER
Jitter与Phase Noise关系 — jitter 频谱表示

本书内部链条：

Ch.7（本文）→ 无线系统中Phase Noise影响（Ch.8）中 PLL/CDR 与无线系统的关联

外部关联：

CT-ΔΣ时钟抖动缓解与FIR反馈DAC — CT-ΔΣ 中抖动缓解与线缆抖动缓解思路相通
CT-ΔΣ比较器亚稳态分析 — 比较器亚稳态产生 data-dependent jitter
CT-ΔΣ比较器与反馈DAC设计 — DAC 抖动影响
CT-ΔΣ调制 — CT-ΔΣ 中数字后处理与线缆均衡类比

原理介绍

Wireline 链路基础

高速串行链路框图：

TX Core ─→ [TX Driver] ─→ Channel ─→ [RX EQ] ─→ CDR ─→ 恢复时钟+数据
   ↑                         (PCB)           |
 CK_TX (含jitter)                           CK_RX

关键过程：

CK_TX jitter → 数据边沿抖动
信道低通特性（PCB/电缆） → ISI → 数据相关的确定性抖动（DDJ）
RX EQ 部分消除 ISI
CDR 从含抖动的数据中恢复时钟并重定时数据

信号基础

UI（Unit Interval）：一个数据位的时长， $U I = T$
NRZ 信号：两个电平（0/1），每 UI 传输 1 bit
PAM-4：四个电平，每 UI 传输 2 bit，但对噪声和抖动更敏感

模拟 CDR 线性模型

φ_in ─→(+)──→ [PD] ─→ [LF] ─→ [VCO] ─→ φ_out
         ↑                        |
         └────────[÷N]────────────┘

PD（Phase Detector）：鉴相器，输出相位误差信号
LF（Loop Filter）：环路滤波器，一般为 PI+积分器（二阶）
VCO（Voltage-Controlled Oscillator）：压控振荡器，输出频率
÷N：分频器（如有）

Jitter Transfer（抖动传递）

闭环传递函数（从输入到输出）：

H (s) = \frac{Φ _{o u t} ( s )}{Φ _{in} ( s )} = \frac{K _{P D} F ( s ) K _{V CO} / s}{1 + K _{P D} F ( s ) K _{V CO} / s / N}

对于二阶 CDR（ $F (s) = K_{P} + K_{I} / s$ ）：

H (s) \approx \frac{2 ζ ω _{n} s + ω _{n}^{2}}{s ^{2} + 2 ζ ω _{n} s + ω _{n}^{2}}

低通特性：

带内（ $f ≪ f_{B W}$ ）： $∣ H (f) ∣ \approx 1$ → 输入 jitter 被跟踪
带外（ $f ≫ f_{B W}$ ）： $∣ H (f) ∣ \propto 1/ f^{2}$ → 输入 jitter 被抑制
峰值（jitter peaking）：二阶系统在 $ζ < 0.707$ 时有峰值，可能超过 1dB → 标准限制

Jitter Generation（抖动产生）

CDR 内部（VCO/PD/CP）产生的相位噪声在输出端的体现：

S_{φ, o u t} (f) = ∣ H_{V CO} (f) ∣^{2} \cdot S_{φ, V CO} (f) + \dots

带内 VCO 噪声被高通滤波 → low-jitter 输出
VCO 是主要贡献源，尤其是带外噪声

Jitter Tolerance（抖动容限）

输入 jitter 幅度超过一定值时 CDR 失锁或 BER 超过阈值：

Jitter Amplitude [UI]
   ↑
   |  区域 1：低频大振幅
   |  └─ 受限于 PD 线性范围（或 BBPD 的 Δt_min）
   |
   |  区域 2：中频
   |  └─ 受限于 CDR 闭环跟踪能力（下降斜率 ~20dB/dec）
   |
   |  区域 3：高频
   |  └─ 受限于 CDR 输入抖动容限的基本 UI 宽度
   └───────────────────→ Jitter Frequency [log]

Jitter Tolerance 模板：标准规范（如 PCIe、SATA、USB）定义最小可容忍的抖动幅度-频率曲线。

Bang-Bang CDR

使用二进制相位检测器（BB-PD），仅输出 “+1” 或 “-1”（无量化幅度信息）：

BB-PD 增益非线性

K_{BB} = \frac{\partial E [ P D _{o u t} ]}{\partial ϕ} = \frac{1}{2 π σ _{j}}

增益反比于输入 jitter 的 RMS
锁定点偏移：因 BB-PD 只输出方向，锁定点围绕零点随机振荡（bang-bang jitter）

额外 Jitter

BB-PD 引入的量化抖动：

Limit cycle：环路在锁定点附近产生周期性振荡
Pattern jitter：数据图案变化改变 BB-PD 输出统计

稳定性分析

高阶 BB-CDR 可能因环路延迟和相位裕度不足而失稳：

环路带宽过高 → 振荡
输入 jitter 过大 → 增益降低 → 稳定性改善

信道抖动放大

信道（PCB/电缆）的低通特性会将数据边的抖动放大：

ISI 主导的 DDJ：前一个 bit 的尾部脉冲延迟当前 bit 的过零点
幅度→时间转换：信道衰减导致斜率降低 → 噪声引起的过零点不确定性增加
频率相关损耗：高频成分衰减 > 低频 → 边沿变缓

常见信道模型：

理想传输线：无 DDJ
一阶 RC 信道： $τ = RC$ ，DDJ 与 $f_{b} \cdot τ$ 相关
有损 PCB 走线： $α \propto f$ ，高频损耗导致严重 DDJ

Jitter 监测与缓解

眼图张开监测（Eye-Opening Monitor）

水平扫描采样时刻，垂直扫描阈值
统计各(phase, threshold)组合下的 BER → 眼图轮廓
可用于自适应均衡和 CDR 相位调整

相对 Jitter 测量

利用 CDR 内部信号的延迟链
测量数据边沿与恢复时钟的相对相位
实现 on-chip jitter 评估，无需外部仪器

绝对 Jitter 测量

需要外部参考时钟或已知无 jitter 的信号
TIE 测量：用参考时钟的边沿计数 + 内插
频谱分析：通过 CDR 的相位噪声输出

有意 Jitter 注入

改善线性度

在 BB-CDR 中注入幅度已知的 dither jitter → PD 的平均增益变得可预测
选择 dither 频率 > CDR 带宽 → 不干扰环路行为

Jitter 测量

注入已知 jitter → 测量系统响应 → 反推 CDR 传递函数
片上 BIST（Built-In Self-Test）方案

参考文献

Da Dalt, N., & Sheikholeslami, A. (2018). Understanding Jitter and Phase Noise, Ch.7. Cambridge University Press.
Razavi, B. (2002). Design of Integrated Circuits for Optical Communications. McGraw-Hill. [CDR 设计经典]
Lee, J., & Wu, Y. (2008). “Jitter Analysis of Dual-Loop Clock and Data Recovery.” IEEE JSSC, 43(3), 672-684.
Hanumolu, P. K., et al. (2004). “Analysis of Bang-Bang Phase-Locked Loops.” IEEE Trans. CAS-I, 51(10), 1965-1974.
Stojanovic, V., et al. (2005). “Modeling and Analysis of High-Speed Links.” IEEE CICC, 589-596. [信道抖动]

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