CT-ΔΣ 比较器亚稳态分析

比较器的信号相关延迟是 CT-ΔΣ 调制器中不同于时钟抖动的另一种脉冲宽度调制机制。当量化器输入幅度极小时，比较器再生时间显著增长，导致 DAC 反馈脉冲的下降沿被调制。这种数据相关抖动（data-dependent jitter）退化带内 SNR 的效果与时钟抖动类似，但来源是量化器而非时钟源。

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前后关系

上下文：

• §9.6 在完成了 ELD、时间常数变化和时钟抖动三个非理想性的分析后，讨论比较器亚稳态（Comparator Metastability）这一与量化器相关的非理想效应
• 亚稳态在 DT-ΔΣ 中也有影响（参见 SCΔΣ调制器的开关比较器时钟与全系统调试），但在 CT-ΔΣ 中更为严重——因为 CT-ΔΣ 中 DAC 脉冲边沿直接暴露在比较器延迟的调制下

与时钟抖动的类比：

• 时钟抖动：时钟边沿的随机变化 → 调制 DAC 脉冲 → $e_j[n]=\frac{\Delta t_{clk}}{T}(v[n]-v[n-1])$
• 比较器亚稳态：比较器延迟的输入相关变化 → 调制 DAC 脉冲 → $e_m[n]=\frac{\Delta t(\varphi )}{T}(v[n]-v[n-1])$

与其他概念的联系：

• CT-ΔΣ过量延迟分析与补偿 — 比较器延迟是 ELD 的主要来源之一
• CT-ΔΣ时钟抖动缓解与FIR反馈DAC — FIR DAC 同时缓解亚稳态和时钟抖动
• SCΔΣ调制器的开关比较器时钟与全系统调试 — DT-ΔΣ 中 StrongARM 比较器的亚稳态分析

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原理介绍

StrongARM 锁存器的操作原理（图 9.35）

图 9.35(a) 显示常用的 StrongARM 锁存 [12]，工作过程分为三个阶段：

1. 复位阶段（clk = 0）：

• M7、M8 将输出节点 $V_{o+}$、$V_{o-}$ 拉至电源电压
• $V_{o+}=V_{o-}=V_{dd}$

2. 输入积分阶段（clk → 1）：

• M9 导通，尾电流开始流动
• M1、M2 进入饱和区，差分输入 $V_{in+}-V_{in-}$ 转化为差分电流
• 该电流在寄生电容上积分，在 $V_{o+}-V_{o-}$ 上产生差分电压 $\Delta V(0)$
• M3、M4 相继导通，提供额外增益

3. 正反馈再生阶段：

• M5、M6 导通，M1、M2 进入三极管区，形成交叉耦合反相器对
• 等效电路如图 9.35(b)：

$$\frac{d}{dt}\Delta V(t)=\frac{g_m}{C}\Delta V(t)$$

解为指数增长：

$$\boxed{\Delta V(t)=\Delta V(0)\cdot e^{t/\tau }},\tau =\frac{C}{g_m}$$

判决时间：$\Delta V(t)$ 达到 $V_{dd}$ 时，后级 RS 锁存可识别：

$$\boxed{t_{\text{delay}}=\tau \ln \left(\frac{V_{dd}}{2|\Delta V(0)|}\right)}$$

关键特征：当 $|\Delta V(0)|$ 极小时（即比较器输入 $\varphi$ 接近过零点），$t_{\text{delay}}$ 发散到无穷大。这就是亚稳态（metastability）——锁存器无法在有限时间内做出有效判决。

信号相关延迟的仿真结果（图 9.36）

对嵌入在 1 GHz 单比特 CT-ΔΣ 中的 StrongARM 比较器进行仿真：

• 延迟 vs 输入幅度：$\varphi$ 越接近 0，延迟越大
• 延迟的散布：$\varphi$ 很小时，延迟散布大——因为积分阶段的 $\varphi (t)$ 波形细节（斜率、方向）对 $\Delta V(0)$ 有显著影响

对 CT-ΔΣ 的影响

建模（图 9.37）：比较器的信号相关延迟 $t_{\text{delay}}(\varphi )$ 相当于在 DAC 输出上叠加了一个宽度随输入变化的误差脉冲。

对于 NRZ DAC 的单比特调制器，误差可等效为 DAC 输入端的附加序列：

$$\boxed{e_m[n]=\frac{\Delta t(\varphi )}{T}(v[n]-v[n-1])}$$

与时钟抖动模型 $e_j[n]=\frac{\Delta t_{clk}}{T}(v[n]-v[n-1])$ 形式上完全相同，但 $\Delta t(\varphi )$ 是输入相关的确定性量，而非随机量。

带内噪声功率：

假设 $\overline{\Delta t(\varphi )}={\sigma }_t$，transition 概率 $p\approx 0.8$，transition 高度 2，则：

$$\boxed{J_{\text{meta}}=\frac{4p\overline{{\sigma }_t^2}}{T^2\cdot \text{OSR}}}$$

带内 SNR：

$$\boxed{{\text{SNR}}_{\text{meta}}=10\log \left(\frac{A^2\cdot \text{OSR}\cdot T^2}{8p\overline{{\sigma }_t^2}}\right)}$$

仿真验证

图 9.38：CT-MOD2，$f_s=1$ GHz，OSR = 32，$u=0.1\cos (2\pi f_{in}t)$。

比较器类型	SNR
理想比较器	52 dB
StrongARM（${\sigma }_t\approx 18$ ps）	27.9 dB
公式 (9.38) 估计	27.8 dB

公式估计与晶体管级仿真结果高度一致，验证了模型的有效性。

缓解策略

1. 半周期延迟 DAC 时钟

原理：故意引入 $0.5T$ 的过量延迟（图 9.39），使 DAC 在 ADC 采样后 $0.5T$ 才被钟控。此时 ADC 几乎必然已做出有效判决（$|\Delta V(0)|\approx V_{dd}$），$t_{\text{delay}}\approx 0$。

结果：SNR 从 27.9 dB 恢复到 49 dB（仅比理想情况低 3 dB）。

关键技术点：引入的半周期延迟可通过 ELD 补偿技术（系数调谐 + 直接路径）补偿，NTF 可精确恢复。

2. 多比特量化器

双管齐下：

• 所需 OSR 降低 → $T$ 增大 → ${\sigma }_t/T$ 减小
• 接近过零点的单个比较器出错时，仅影响总反馈波形的一小部分

3. 冲击/SC DAC

如果 DAC 脉冲的面积不受脉冲边沿位置变化的影响（如冲击 DAC 或 SC DAC），则比较器延迟变化不影响反馈电荷。

4. FIR 反馈 DAC（图 9.40）

• $v[n]$ 的权重 $a_0$ 可设为 0（即延迟一个周期），避免直接依赖刚判决出的 $v[n]$
• $v[n-1],v[n-2],\dots$ 由触发器链重定时，重复生成了干净的时钟边沿 → 无数据相关抖动
• FIR DAC 同时是缓解时钟抖动和比较器亚稳态的最优雅方案

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关键要点

1. 比较器亚稳态的退化机制：信号相关的再生延迟 $t_{\text{delay}}(\varphi )$ 调制 NRZ DAC 脉冲宽度，效果等同于数据相关抖动。跨导 $g_m$、负载电容 $C$、时钟频率共同决定 $\tau =C/g_m$，决定了延迟大小。
2. 与时钟抖动形式等价但本质不同：抖动是随机过程；亚稳态是确定性的信号相关函数。但两者在 SNR 退化公式上结构相同。
3. 最直接的缓解方法：在 ADC 和 DAC 之间插入 $0.5T$ 延迟。DAC 时钟晚半个周期，此时比较器几乎必然已做出有效判决。延迟可通过 ELD 补偿技术恢复 NTF。
4. FIR DAC 的额外收益：通过延迟链重定时，$v[n-1],v[n-2],\dots$ 不再携带数据相关抖动——这是 FIR DAC 相对于直接路径 DAC 的又一优势。

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参考文献

1. Cherry, J. A. & Snelgrove, W. M. (1999). “Clock jitter and quantizer metastability in continuous-time delta-sigma modulators.” IEEE Trans. Circuits Syst. II, 46(6), 661–676. — 亚稳态的数学模型。
2. Mitteregger, G. et al. (2006). “A 20 mW 640 MHz CMOS continuous-time ADC with 20 MHz signal bandwidth, 80 dB dynamic range and 12 bit ENOB.” IEEE J. Solid-State Circuits, 41(12), 2641–2649. — 半周期延迟 DAC 时钟缓解亚稳态。
3. Abidi, A. & Xu, H. (2014). “Understanding the regenerative comparator circuit.” Proc. IEEE CICC, 1–8. — StrongARM 锁存的深入分析。
4. Pütter, B. M. (2004). “ΣΔ ADC with finite impulse response feedback DAC.” ISSCC Dig. Tech. Papers, 76–77. — FIR DAC 同时缓解亚稳态。

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📙 Rosa 补充（Ch.4 亚稳态的电路级分析）

Rosa《Sigma-Delta Converters》Ch.4 对比较器亚稳态增加了电路级分析视角。

亚稳态的电路级机制（§4.9）

Rosa 从电路角度分析亚稳态：

• StrongARM 锁存比较器的再生时间常数 $\tau =C_L/g_{m,latch}$
• 当输入差分 $\Delta V_{in}\to 0$ 时，再生时间指数增长：$t_{decision}\approx \tau \ln (V_{DD}/\Delta V_{in})$
• 对 CT-ΣΔM：输入信号接近零时比较器延迟最大，形成信号相关的延迟调制

亚稳态对性能的影响量化

Rosa 推导了亚稳态导致的 SNR 退化：

• 等效抖动：${\sigma }_{meta}^2\approx {\tau }^2\cdot \overline{(\Delta y{)}^2}$（与 NRZ 抖动公式结构相同）
• 带内噪声增加：$\Delta \text{IBN}\approx \frac{{\sigma }_{meta}^2}{T_s^2\cdot \text{OSR}}$
• 典型值：$\tau =50$ ps，$f_s=1$ GHz 时 ${\sigma }_{meta}\approx 1$ ps，影响可忽略

半周期延迟的工程实现

Rosa 详述了半周期延迟 DAC 时钟的实际实现：

• DAC 时钟延迟 $T_s/2$：确保比较器已充分再生
• 延迟后的 ELD = $T_s/2$：需用 ELD 补偿恢复 NTF
• 实际效果：亚稳态等效抖动降低 10–20 dB，同时 ELD 补偿可精确控制

差异定位：Pavan Ch.9 侧重亚稳态的数学模型和与抖动的类比；Rosa 增加了 电路级分析、性能退化量化和 半周期延迟的工程实现细节。