SAR ADC单调电容切换技术

单调电容切换（Monotonic Capacitor Switching Procedure）由刘纯成博士在其2010年博士论文中提出（刘纯成 高速低耗能SAR ADC博士论文 深度解析）。该技术通过改变SAR ADC电容阵列的开关方式——顶板采样、底板接Vref、每bit周期只切换一个电容（高压侧下拉至GND）——相比传统架构节省81.3%的切换能量和50%的总采样电容。论文Chapter 2通过三款原型芯片验证了该技术的有效性。

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1. SAR ADC研究背景与动机

1.1 SAR ADC的发展趋势

传统上，SAR ADC主要用于低功耗、低速（数MS/s以下）应用。随着CMOS工艺尺寸缩小，器件速度提升使SAR ADC可达到数十MS/s至数GS/s的采样率，分辨率5-12 bit。SAR ADC因其低功耗、低成本的特点，在便携式系统和低功耗应用中比Flash ADC和Pipeline ADC更具吸引力。

1.2 近年SAR ADC的主要技术方向

技术方向	参考文献	核心思想
被动电荷共享	[1-2]	在电荷域而非电压域工作，用跟踪电容预跟踪输入信号
非二分搜索	[3-5]	采用非二进制权重电容（如1, 1.85, 1.85²…），生成多余决策电平，容忍DAC建立误差
时间交织	[5-12]	多通道并行采样提升采样率，但存在通道失配问题
异步SAR	[11]	内部产生控制信号，无需外部高频时钟PLL
降低DAC开关能量	[12][16]	分裂电容节省37%，能量节省法节省56%

1.3 本论文的贡献定位

本论文提出的单调电容切换方法从开关方式上同时实现：

• 切换能量减少81.3%（对比传统方法）
• 总电容减少50%
• 数字控制逻辑简化
• 无需传输门，仅用NMOS开关

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2. 单调电容切换原理

2.1 传统SAR ADC架构

传统SAR ADC采用全差分架构，电容阵列既作S/H也作DAC。工作流程：

1. 采样相：电容底板充电至$V_{ip}$/$V_{in}$，顶板复位至共模电压$V_{cm}$
2. MSB比较：最大电容C1切换至$V_{ref}$，其余接GND，比较器判断
3. 逐位逼近：若$V_{ip}>V_{in}$，B1=1，C1保持接$V_{ref}$；否则B1=0，C1重新接GND。然后切换C2…重复直到LSB确定。

2.2 提出的单调切换架构

关键差异：

• 顶板采样：通过bootstrap开关将输入信号采样到电容顶板
• 底板初始接Vref：所有电容底板在采样相接$V_{ref}$
• 只切换一个电容：比较完成后，只将电压较高一侧的对应电容从$V_{ref}$切换至GND
• 仅下拉切换：所有切换均为$V_{ref}\to$ GND（向下切换），仅需NMOS开关

工作流程图（Figure 2-3）：

Start → Sample V+ = Vip, V- = Vin, i=1
         ↓
   V+ > V- ?
   Yes → Bi=1, V+ → V+ - Vref/2^i, V- 不变
   No  → Bi=0, V+ 不变, V- → V- - Vref/2^i
         ↓
   i = N? → No → i=i+1 → 下一周期
   Yes → Stop

波形对比（Figure 2-4）：

传统切换中，共模电压$V_{cm}$始终保持在$V_{ref}/2$附近。单调切换中，共模电压从$V_{ref}/2$逐步下降到GND。

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3. 开关能量分析

3.1 能量计算方法

以3-bit电容阵列为示例（Figure 2-5），从$V_{ref}$抽取的总能量为：

$$E={\int }_{T_0}^{T_1}I(t)\cdot V_{ref}dt=V_{ref}{\int }_{Q(T_0)}^{Q(T_1)}(-dQ)=V_{ref}[Q(T_0)-Q(T_1)]$$ $$E=V_{ref}[(4C\cdot V_X(T_0))-(4C\cdot V_X(T_1))]$$

其中 $V_X$ 为电容阵列顶板电压。

3.2 传统切换能量

传统方法基于”试错”逼近（Figure 2-6a）：当猜测正确时（上层路径）效率较高，但猜测错误时（下层路径）消耗大量额外能量。

3-bit示例能量分析（Figure 2-6a）：

• 第一比较前：消耗 $4C{V}_{ref}^2$
• 后续切换：各路径能量标注于图中

N-bit平均切换能量公式：

$$E_{avg,conv}=\sum _{i=1}^{N-1}{2}^{N+1-2i}\cdot (2^i-1)\cdot C_u{V}_{ref}^2$$

对于10-bit：$E_{avg,conv}=1365.3C_u{V}_{ref}^2$

3.3 单调切换能量

单调切换中（Figure 2-6b）：

1. 采样后直接比较，不需要任何电容切换，第一比较前功耗为零
2. 每次只切换一个电容，且为$V_{ref}\to$ GND（向下切换），电荷转移最小

N-bit平均切换能量公式：

$$E_{avg,mono}=\frac{1}{2}\sum _{i=1}^{N-1}{2}^{N-1-i}\cdot C_u{V}_{ref}^2$$

对于10-bit：$E_{avg,mono}=255.5C_u{V}_{ref}^2$

3.4 四种开关方法对比

Table 2-1: Switching Procedure Comparison

参数	传统	Split Capacitor [12]	Energy-saving [16]	单调切换（本论文）
归一化切换能量	1	0.63	0.44	0.19
开关数	$4N+10$	$8N+6$	$8N+2$	$4N$
电容数	$2N+2$	$4N$	$4N-2$	$2N$
单位电容数	$2^N$	$2^N$	$2^N$	$2^{N-1}$

切换能量 vs 输出码（Figure 2-7）：10-bit ADC输出码从0到1023，单调切换在整个码范围内能量均显著低于其他方法。

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4. 芯片I：0.92mW 10-bit 50-MS/s SAR ADC

4.1 Bootstrap开关（S/H）


NMOS导通电阻近似为：

$$R_{ON}\approx \frac{1}{{\mu }_n{C}_{ox}(W/L)(V_{GS}-V_{TH})}$$

这是信号相关的，导致谐波失真。Bootstrapping技术将采样管的栅源电压固定在$V_{DD}$：

$$V_{GS}=V_{DD}(\text{恒定})$$

使$R_{ON}$为小常数，提高线性度且信号相关电荷注入减少。

设计参数：$C_S=400$ fF（MIM电容）。

4.2 动态比较器

采用无静态功耗的锁存型动态比较器，PMOS输入对可在$V_{ref}/2$到GND的共模范围内工作。工作过程：

• Clkc=高（预充电相）：输出Outp/Outn复位为高
• Clkc=低（比较相）：差分对M1/M2比较输入差，锁存再生一个输出拉高另一个拉低

稳态时无DC电流从$V_{DD}$到GND，适合低功耗应用。

4.3 SAR控制逻辑与时钟

使用同步控制：两个时钟周期为采样相以保证Nyquist带宽，共需12个时钟周期完成一次转换。50MS/s需全局600MHz时钟。

DAC控制逻辑（Figure 2-11）：

• Clk_i上升沿：静态DFF采样比较器输出
• 若输出为高→对应电容从$V_{ref}$切换至GND
• 若输出为低→对应电容保持接$V_{ref}$
• Clk_i下降沿：所有电容重新接$V_{ref}$

前6个开关缓冲器按驱动电容缩放尺寸，后3个为单位尺寸。

4.4 电容阵列

采用10 fF MIM单位电容，10-bit单端需$2^9=512$个单位电容，总采样电容5.12 pF。

4.5 测试结果

芯片信息：TSMC 0.13-μm 1P8M triple-well CMOS工艺，核心面积0.075 mm²（250 μm × 300 μm）。

静态线性度（Figure 2-14）：

• DNL：+0.88 / -1.00 LSB
• INL：+2.20 / -2.09 LSB
• 问题：每32个码出现周期性DNL尖峰 → 比较器动态失调（共模电压变化导致）

动态性能（Figure 2-15, 2-16）：

• 输入20MHz @50MS/s：SNDR=52.18dB, SFDR=63.91dB
• 输入2MHz：SNDR=52.8dB, SFDR=67.7dB → ENOB=8.48 bits
• 输入50MHz：SNDR=50.9dB, SFDR=60.1dB
• ERBW > 100 MHz

功耗：

• 模拟（比较器+S/H+电容网络）：0.39 mW
• 数字：0.53 mW
• 总计：0.92 mW

Table 2-2: Performance Summary

参数	值
电源电压	1.2 V
输入共模	0.6 V
输入范围	2 Vp-p
采样电容	5.12 pF
采样率	50 MS/s
核心面积	0.075 mm²
DNL	+0.88 / -1.00 LSB
INL	+2.20 / -2.09 LSB
ENOB	8.48 bits
ERBW	100 MHz
功耗	0.92 mW
FOM	52 fJ/conv-step

Table 2-3: Comparison to State-of-the-Art

参数	ISSCC’07 [1]	ISSCC’08 [2]	ISSCC’10 [13]	ISSCC’10 [14]	VLSI’08 [22]	本芯片
架构	SAR	SAR	SAR	SAR	Pipelined	SAR
工艺	90nm	90nm	65nm	65nm	90nm	0.13μm
采样率	50MS/s	40MS/s	40MS/s	50MS/s	50MS/s	50MS/s
ENOB	7.8b	8.56b	8.9b	9.16b	7.91b	8.48b
功耗	0.7mW	0.82mW	1.21mW	0.82mW	1.44mW	0.92mW
FOM	65	54	65	30	119	52

FOM计算公式：

$$FOM=\frac{Power}{\min \{2\cdot ERBW,f_s\}\cdot 2^{ENOB}}$$

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5. 芯片II：改进比较器的10-bit 50-MS/s SAR ADC

针对芯片I中比较器动态失调导致的线性度退化，芯片II提出了三项关键改进。

5.1 S/H电路改进：交叉耦合电容

当bootstrap开关断开时，输入信号通过采样管的漏源电容$C_{ds}$（约5fF）耦合到采样电容上。耦合效应导致比较周期内电荷不等，产生动态失调。

解决方案：两个约5fF的交叉耦合MOM电容抵消该效应，使耦合降至10-bit 1/2 LSB（2.5fF）以下。

5.2 带电流源的动态比较器

动态失调问题分析：

单调切换中比较器输入共模电压从$V_{ref}/2$变化到GND，输入对管的有效电压$(V_{GS}-V_{TH})$随之变化，产生信号相关的动态失调。

比较器失调电压表达式：

$$V_{os}=\Delta V_{T{H}_{1,2}}+\frac{(V_{GS}-V_{TH}{)}_{1,2}}{2}\left(\frac{\Delta S_{1,2}}{S_{1,2}}+\frac{\Delta R}{R}\right)$$

其中：

• $\Delta V_{T{H}_{1,2}}$：差分对管阈值电压失配（静态失调，不影响SAR ADC性能）
• $(V_{GS}-V_{TH}{)}_{1,2}$：输入对管有效电压
• $\Delta S_{1,2}$：差分对管物理尺寸失配
• $\Delta R$：负载电阻失配（由M3-M6引入）

第二项是信号相关的动态失调——共模电压变化导致$V_{eff}$变化，放大尺寸失配的影响。

解决方案：在开关管M7上方级联偏置管$M_b$。$M_b$始终工作在饱和区，其漏源电压变化对漏电流影响很小，因此$M_b$保持输入对管的$(V_{GS}-V_{TH})$接近恒定，动态失调对线性度的影响被有效抑制。

设计权衡：原文讨论了4种改善动态失调的可行方案：

1. 增大比较器尺寸 → 功耗增大，面积增大
2. 减小输入对管有效电压$(V_{GS}-V_{TH})$ → 比较速度降低
3. 采用Non-binary搜索算法 → 可容忍误差，但硬件开销大、复杂度高
4. 级联偏置管$M_b$（本设计采用） → 简单可靠，不影响速度和功耗

最终选择方案4，因其性价比最高。

5.3 异步控制逻辑

为避免外部高频时钟发生器，采用异步控制电路内部产生时钟信号：

• 动态比较器产生Valid信号（比较完成时拉高）
• Clks为采样开关控制信号（高电平开，低电平关）
• Clkc为比较器控制信号
• Clk1-Clk10采样比较器输出并触发控制逻辑
• 采样相约20%整个时钟周期

5.4 多层Sandwich电容

普通Sandwich电容（Fig 2-20a）：三层金属，顶板被底板包围 → 小单位面积电容。

多层Sandwich电容（Fig 2-20b）：三层金属交错结构，有效电容面积加倍。

电容类型	尺寸	电容值	面积效率
普通Sandwich	3.3×3.3 μm	2.4 fF	1×
多层Sandwich	3.3×3.3 μm	4.8 fF	2×

10-bit差分电容阵列总电容：2.5 pF（每端），两个电容阵列面积195×195 μm（占芯片72%）。

5.5 芯片II测试结果

工艺：TSMC 0.13-μm 1P8M triple-well CMOS 芯片面积：0.93×1.03 mm，核心面积0.052 mm²（195×265 μm） 片上电阻：100Ω匹配电阻在差分输入端口，以匹配信号电缆的50Ω阻抗 布局优化：开关管紧贴电容阵列放置，数字逻辑面积和功耗经优化后比芯片I更紧凑

静态线性度（Figure 2-22）：

• DNL：+0.91 / -0.63 LSB
• INL：+1.27 / -1.36 LSB（中码跳变由MSB电容寄生导致，其值约大1LSB）

动态性能（Figure 2-23, 2-24）：

• 10MHz @50MS/s：SNDR=56.5dB, SFDR=64.6dB
• 0.5MHz：SNDR=57.0dB, SFDR=65.9dB → ENOB=9.18 bits
• 50MHz：SNDR=54.4dB, SFDR=61.8dB
• ERBW > 50 MHz

采样率扫描（Figure 2-25）：60MS/s时ENOB仍接近9bits。

功耗：

• 模拟（S/H+比较器）：0.276 mW
• 数字控制逻辑：0.42 mW
• 参考电压理想功耗：$P=\frac{1}{T_s}{\sum }_{i=1}^{n-1}{2}^{n-1-i}\cdot C_u{V}_{ref}^2=0.062$ mW（实际0.13mW，因开关缓冲器消耗额外动态电流，且底板和开关管漏极的寄生电容也增加功耗）
• 总计：0.826 mW

Table 2-4: Performance Summary

参数	值
电源	1.2 V
采样率	50 MS/s
采样电容	2.5 pF
核心面积	0.052 mm²
DNL	+0.91 / -0.63 LSB
INL	+1.27 / -1.36 LSB
ENOB	9.18 bits
ERBW	50 MHz
功耗	0.826 mW
FOM	29 fJ/conv-step

Table 2-5: Supply Voltage Scalability

电源电压	采样率	ENOB	功耗	FOM
1.2 V	50 MS/s	9.18 bits	0.826 mW	29 fJ/conv-step
1.0 V	40 MS/s	9.15 bits	0.496 mW	22 fJ/conv-step
0.8 V	20 MS/s	9.19 bits	0.154 mW	13 fJ/conv-step
0.6 V	10 MS/s	8.91 bits	0.046 mW	9.6 fJ/conv-step

优异的低电压性能证明该ADC是开关运放Pipeline ADC的可行替代方案。

Table 2-6: Comparison to State-of-the-Art

参数	ISSCC’07 [1]	ISSCC’08 [2]	ISSCC’10 [13]	芯片I	芯片II
工艺	90nm	90nm	65nm	0.13μm	0.13μm
ENOB	7.8b	8.56b	8.9b	8.48b	9.18b
功耗	0.7mW	0.82mW	1.21mW	0.92mW	0.826mW
FOM	65	54	65	52	29
面积	0.08mm²	0.09mm²	0.06mm²	0.075mm²	0.052mm²

尽管采用更老的工艺节点，芯片II在FOM和面积上仍优于同期工作。

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6. Ch2第三款原型：6-bit 220-MS/s时间交织SAR ADC

用于硬盘驱动器和局域网等数字数据处理应用，6-bit分辨率足够。

6.1 架构

架构：双通道时间交织SAR ADC（Figure 2-27），各子ADC采用单调切换。每个子ADC需2个时钟周期（半周期采样 + 剩余时间逐次逼近）。多路选择器同步两子ADC输出数据。

6-bit单通道SAR ADC架构（Figure 2-28）：与10-bit架构相同，但分辨率更低，电容更小。

6.2 比较器设计

为减少两子ADC的通道失配，每个比较器的失调电压设计为<$1/6$ LSB。版图采用共质心技术。稳态下无DC电流。

6.3 SAR控制逻辑

6.4 Finger-Sandwich电容

电容类型	尺寸	电容值	面积效率
普通Sandwich	5×5 μm	2.8 fF	1×
Finger-Sandwich	5×5 μm	10 fF	3.6×

6-bit ADC需32个单位电容，总电容320 fF，单电容阵列仅100×50 μm（占核心16.7%）。可在纯数字CMOS工艺中实现，无需MIM电容。

6.5 版图与布局

为高速低功耗操作，最小化布局寄生至关重要。核心面积仅240×130 μm。

6.6 测试结果

工艺：TSMC 0.18-μm 1P5M数字CMOS（MOM电容，无MIM）

静态线性度（Figure 2-34）：

• DNL：+1.15 / -0.88 LSB
• INL：+0.75 / -1.05 LSB

动态性能（Figure 2-35, 2-36）：

• 2MHz @220MS/s：SNDR=32.62dB, SFDR=48.96dB, THD=-46.08dB → ENOB=5.13 bits
• 20MHz：SNDR=31.17dB, SFDR=45.34dB
• 200MHz：SNDR=30.25dB, SFDR=42.56dB → ENOB=4.73 bits
• ERBW > 200 MHz

功耗：

• 模拟（比较器+S/H+电容网络）：0.84 mW
• 数字（时钟发生器+SAR逻辑）：5.96 mW
• 总计：6.8 mW

Table 2-7: Performance Summary

参数	值
分辨率	6-bit
电源	1.8 V
采样率	220 MS/s
输入范围	2 Vp-p
DNL	+1.15 / -0.88 LSB
INL	+0.75 / -1.05 LSB
ENOB	5.13 bits (2MHz)
ERBW	200 MHz
功耗	6.8 mW
FOM	0.88 pJ/conv-step
核心面积	240×130 μm

Table 2-8: Comparison with Other Works (>100 MS/s, ≤8-bit)

参数	JSSC’07 [7]	JSSC’07 [12]	ISSCC’04 [27]	本芯片
工艺	0.18μm	65nm	0.18μm	0.18μm
分辨率	5-bit	5-bit	8-bit	6-bit
采样率	500MS/s	500MS/s	150MS/s	220MS/s
功耗	7.47mW	5.93mW	71mW	6.8mW
ENOB	3.06b	4.04b	7.25b	5.13b
FOM	1.8pJ/c-s	0.75pJ/c-s	2.5pJ/c-s	0.88pJ/c-s
核心面积	0.5mm²	0.91mm²	1.8mm²	0.031mm²

本芯片在纯数字CMOS工艺中实现（无MIM电容），面积极小，且无需子ADC通道间的数字后处理或后校准。

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7. 本章小结

本章提出的单调电容切换技术具有以下优势：

1. 切换能量减少81.3%：相比传统方法，仅需$E_{avg,mono}=\sum 2^{N-1-i}\cdot C_u{V}_{ref}^2$
2. 总电容减少50%：$2^{N-1}$个单位电容 vs 传统$2^N$个
3. 数字逻辑简化：仅$4N$个开关 vs 传统$4N+10$个
4. DAC建立速度提升：仅下拉切换（$V_{ref}\to$ GND），可用NMOS（$R_{ON}$约为PMOS的1/3）

通过三款芯片验证：

• 芯片I（§2.2）：验证单调切换可行性，但比较器动态失调导致线性度退化
• 芯片II（§2.3）：加入带电流源比较器消除动态失调 + 异步控制 + 多层Sandwich电容 → FOM从52降至29
• Ch2第三款原型（6-bit TI）（§2.4）：6-bit时间交织220MS/s，Finger-Sandwich电容适合纯数字工艺

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