刘纯成 高速低耗能SAR ADC博士论文 深度解析
Design of High-Speed Energy-Efficient Successive-Approximation Analog-to-Digital Converters (成功大学, 2010) 是刘纯成（Chun-Cheng Liu）在张顺志（Soon-Jyh Chang）教授指导下的博士论文。该论文提出了三种创新的SAR ADC电路设计技术——单调电容切换、二进制误差补偿和预测性电容切换，并通过四款原型芯片验证，FOM分别达到52/29/15.5/11 fJ/conversion-step。
论文基本信息
| 属性 | 内容 |
|---|---|
| 标题 | Design of High-Speed Energy-Efficient Successive-Approximation Analog-to-Digital Converters（高速低耗能逐渐趋近式类比至数位转换器之设计） |
| 作者 | Chun-Cheng Liu（刘纯成） |
| 指导教授 | Soon-Jyh Chang（张顺志） |
| 学校 | 国立成功大学（National Cheng Kung University），电机工程学系 |
| 年份 | 2010年6月 |
| 关键词 | SAR ADC, 单调切换, 二进制误差补偿, 预测切换, 低功耗, 高速 |
摘要
本论文提出三个应用于逐渐趋近式类比至数位转换器（SAR ADC）的电路设计技术，并通过实际芯片下线和量测验证：
-
单调式电容切换机制：比传统架构节省约81.3%的切换能量以及50%的取样电容。10-bit 50-MS/s SAR ADC在0.13μm CMOS工艺实现，功耗0.92mW，FOM=52fJ/conversion-step。改进版加入带电流源的动态比较器和异步控制，FOM提升至29fJ/conversion-step。
-
二进制错误补偿机制：在DAC网络中插入二进制缩放的补偿位元进行错误校正，使比较器可在DAC未完全稳定时进行比较。10-bit 100-MS/s SAR ADC在65nm CMOS工艺实现，功耗1.13mW，FOM=15.5fJ/conversion-step。
-
辅助预测电路：避免不必要的电容切换，节省40-45%的切换能量。结合单调切换可节省约90%。10-bit 10-MS/s SAR ADC在0.18μm CMOS工艺实现，功耗仅98μW，ENOB=9.83bits，FOM=11fJ/conversion-step。
全文章节结构
| 章节 | 内容 | 对应概念页 |
|---|---|---|
| Chapter 1 | 绪论：SAR ADC研究背景与动机，五大技术方向综述 | SAR ADC单调电容切换技术 |
| Chapter 2 | 单调电容切换技术：原理、能量分析、三款芯片实现（0.13μm 50MS/s + 0.18μm 220MS/s TI） | SAR ADC单调电容切换技术 |
| Chapter 3 | 二进制误差补偿方法：原理、纠错逻辑、芯片实现（65nm 100MS/s） | SAR ADC二进制误差补偿方法 |
| Chapter 4 | 预测性电容切换技术：分裂单调、预测切换、芯片实现（0.18μm 10MS/s + 40MS/s） | SAR ADC预测性电容切换技术 |
| Chapter 5 | 结论与未来工作 | SAR ADC预测性电容切换技术 |
四款原型芯片汇总
| 参数 | 芯片I | 芯片II | 芯片III | 芯片IV |
|---|---|---|---|---|
| 技术 | 单调基础版 | 单调改进版 | 二进制误差补偿 | 预测性切换 |
| 工艺 | 0.13μm CMOS | 0.13μm CMOS | 65nm CMOS | 0.18μm CMOS |
| 分辨率 | 10-bit | 10-bit | 10-bit | 10-bit |
| 采样率 | 50 MS/s | 50 MS/s | 100 MS/s | 10 MS/s (40 MS/s @1.8V) |
| 电源 | 1.2 V | 1.2 V | 1.2 V | 1.0 V (1.8 V) |
| 功耗 | 0.92 mW | 0.826 mW | 1.13 mW | 98 μW (1.2 mW) |
| ENOB | 8.48 bits | 9.18 bits | 9.51 bits | 9.83 bits |
| FOM | 52 fJ/c-s | 29 fJ/c-s | 15.5 fJ/c-s | 11 fJ/c-s |
| 核心面积 | 0.075 mm² | 0.052 mm² | 0.026 mm² | 0.071 mm² |
| 章节 | §2.2 | §2.3 | §3.3 | §4.4 |
| 独特技术 | 单调切换、MIM电容 | 带电流源比较器、异步控制、多层Sandwich电容 | 二进制补偿电容、DEC逻辑 | 分裂单调、预测电路、可调窗口 |
与现有关联页面
- 数据转换器基础 — Nyquist率ADC框架，SAR ADC基础概念
- Flash ADC与比较器设计 — 比较器设计基础
- DAC架构与动态性能 — DAC设计基础
- MOSFET器件物理与缩放 — 工艺缩放对电路影响
- CMOS工艺缩放对模拟电路的影响 — 65nm/0.13μm/0.18μm工艺节点技术
关键技术贡献
- 单调电容切换：顶板采样、底板接Vref，每bit只切换一个电容（高压侧下拉至GND），消除上拉切换，仅用NMOS开关。总电容减少50%，切换能量减少81.3%。
- 带电流源动态比较器：在开关管上方级联偏置管Mb，保持输入对管Veff恒定，消除共模依赖的动态失调。
- 多层Sandwich电容：3层金属交错结构，单位面积电容密度为普通sandwich电容的2倍（4.8fF vs 2.4fF @3.3×3.3μm）。
- Finger-sandwich电容：结合finger电容和sandwich电容，5×5μm可达10fF（vs 2.8fF普通sandwich），适于纯数字CMOS工艺。
- 二进制误差补偿：插入C3C/C6C/C9C三个补偿电容，建立误差容限≥12.5%，总转换时间反而缩短。
- 预测性切换：利用前一位结果预测下一位切换方向，避免不必要的DAC切换，结合单调切换共节省约90%切换能量。
主要引用文献
| 编号 | 会议/期刊 | 作者 | 标题概要 | 年份 |
|---|---|---|---|---|
| [1] | ISSCC 2007 | — | 90nm 50MS/s SAR ADC, 7.8b ENOB, 0.7mW | 2007 |
| [2] | ISSCC 2008 | — | 90nm 40MS/s SAR ADC, 8.56b ENOB, 0.82mW | 2008 |
| [3-5] | — | — | Non-binary search算法相关文献 | — |
| [5-12] | — | — | 时间交织SAR ADC相关文献 | — |
| [7] | JSSC 2007 | — | 0.18μm 5b 500MS/s SAR ADC, 7.47mW | 2007 |
| [11] | — | — | 异步SAR ADC技术 | — |
| [12] | JSSC 2007 | — | 65nm 5b 500MS/s SAR ADC, 5.93mW | 2007 |
| [12][16] | — | — | DAC开关能量降低技术（Split Capacitor, Energy-saving） | — |
| [13] | ISSCC 2010 | — | 65nm 40MS/s SAR ADC, 8.9b ENOB, 1.21mW, FOM=65 | 2010 |
| [14] | ISSCC 2010 | — | 65nm 50MS/s SAR ADC, 9.16b ENOB, 0.82mW, FOM=30 | 2010 |
| [22] | VLSI 2008 | — | 90nm 50MS/s Pipelined ADC, 7.91b, 1.44mW | 2008 |
| [27] | ISSCC 2004 | — | 0.18μm 8b 150MS/s Pipelined ADC, 71mW | 2004 |
| [29] | ASSCC 2009 | — | 65nm 100MS/s SAR ADC, 8.53b, 1.46mW | 2009 |
| [30] | ISSCC 2007 | — | 90nm 80MS/s 10b Pipelined ADC, 6.5mW | 2007 |
| [31] | ISSCC 2008 | — | 65nm 100MS/s 10b Pipelined ADC, 4.5mW | 2008 |
注：本论文原文引用31篇参考文献，涵盖SAR ADC、Pipelined ADC、开关电容技术、数字校正等领域。以上为主要对比芯片的对应文献。