SAR ADC预测性电容切换技术

预测性电容切换技术（Predictive Capacitor Switching Procedure）由刘纯成博士在其2010年博士论文第四章中提出（刘纯成 高速低耗能SAR ADC博士论文 深度解析）。该方法通过分裂单调切换解决共模电压变化问题，并通过预测电路避免不必要的电容切换，在保持单调切换低功耗优势的同时进一步提升能量效率（额外节省40-45%），并改善静动态性能。0.18μm CMOS原型芯片实现10-bit 10-MS/s、功耗仅98μW、FOM=11fJ/conv-step。

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1. 动机与背景

单调电容切换（SAR ADC单调电容切换技术）虽然大幅降低了切换能量，但存在两个问题：

1. 共模电压变化：单调切换中比较器输入共模电压从$V_{ref}/2$逐步降至GND，产生信号相关的比较器动态失调，影响线性度。虽然芯片II通过带电流源比较器缓解了该问题，但这是电路层面的补丁而非架构层面的解决。

2. 切换能量仍有优化空间：单调切换相比传统方法节省81.3%，但仍有255.5 $C_u{V}_{ref}^2$的平均切换能量。

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2. 分裂单调切换技术

2.1 原理

分裂单调切换（Splitting Monotonic Switching Procedure）将电容阵列中的各电容分裂为两个等值的子电容（类似Split Capacitor方法[12]），并在采样时底板分别接至$V_{ref}$或GND，而非全部接$V_{ref}$。

注意：最后两个单位电容（LSB电容和Dummy电容）不分裂。

2.2 切换示例对比

单调切换（Figure 4-1a）：

• 初始：所有电容底板接$V_{ref}$，顶板采样
• 第一次比较后：将电压较高侧的C1从$V_{ref}$切换至GND
• 高压侧电压降$V_{ref}/2$，低压侧不变
• 共模电压下降$V_{ref}/4$

分裂单调切换（Figure 4-1b）：

• 初始：最高位电容$2C$的正端底板接$V_{ref}$、负端底板接GND（其余电容依此类推，部分接$V_{ref}$部分接GND），顶板采样
• 第一次比较后：
  • 高压侧：接$V_{ref}$的$2C$电容下拉至GND（$V_{ref}\to$ GND）
  • 低压侧：接GND的$2C$电容上拉至$V_{ref}$（GND $\to V_{ref}$）
  • 两侧同时切换，共模电压保持不变
• 后续bit周期重复此流程：高压侧$V_{ref}$电容下拉、低压侧GND电容上拉，每次比较后两侧互补切换
• 最终，共模电压在整个转换过程中恒定为$V_{cm}$

2.3 波形对比

核心优势：共模电压在逐次逼近过程中保持$V_{cm}$恒定，比较器输入共模不随码字和输入信号变化，彻底消除信号相关的动态失调问题。

硬件开销：相比单调切换，每个bit周期仅需增加2个反相器（控制逻辑），开销极小。

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3. 预测性电容切换技术

3.1 核心思想：避免不必要切换

传统切换的问题：在传统SAR ADC中，每次比较后无论残差大小都强制进行二进制权重的DAC切换。当残差很小时，大幅度的电压切换浪费能量——“在大差值上加上大电压，在小差值上也加上大电压”。

预测切换的核心判据：利用两个粗比较器（Coarse Comparators）和一个子DAC（Sub-DAC），在每个bit周期内做两次比较，判断输入信号是否落在”No Switching（无需切换）“区域内：

• No Switching区域：若当前电压差位于下一个bit cycle的可处理范围内（即即使本周期不切换任何电容，后续bit周期也能将残差减小到1 LSB以内），则本周期不切换任何电容，切换能量为零
• Switching区域：若当前电压差超出下一个bit cycle的可处理范围，则按传统方式切换对应电容

该机制可视为一个1.5-bit/cycle SAR ADC——每个bit周期产生两个判决电平（$+V_{ref}/2$和$-V_{ref}/2$），比传统1-bit/cycle多了一个冗余范围。

3.2 预测逻辑


预测规则：

• 若$B_i=1$（$V^{+}>V^{-}$），预测下一次$V^{+}$仍保持较高侧
• 若$B_i=0$（$V^{-}>V^{+}$），预测下一次$V^{-}$仍保持较高侧
• 根据预测结果提前切换电容

传输曲线对比（Figure 4-5）：

特性	传统1-bit/cycle	预测1.5-bit/cycle
每步判定量	1 bit	~1.5 bit
判决电平	1个	2个（主判决+预测判决）
冗余范围	无	有（可容错）

3.3 能量节省

• 预测正确时：完全避免该位对应的DAC切换，切换能量为零
• 预测错误时：需要额外切换进行补偿，但概率较低
• 平均节省：40-45% 切换能量
• 结合单调切换：相比传统方法共节省约 90%

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4. 1V 11fJ/conv-step 10-bit 10-MS/s芯片实现

4.1 架构


核心模块：

• 分裂单调电容阵列：前4个MSB电容(C1C4)各分裂为两个等值子电容(C1a/1bC4a/4b)，其中C1aC4a底板接GND、C1bC4b底板接$V_{ref}$，C5~C10不分裂且底板接$V_{ref}$
• 分裂范围：仅前4个MSB电容采用分裂单调切换，其余6个LSB电容仍使用原始单调切换。原因：避免控制逻辑和版图布线的复杂化
• 共模变化量：分裂单调使共模电压变化缩减至原始单调切换的1/16，对10-bit ADC而言比较器动态失调已可忽略
• 预测电路（Predictive Logic）
• 可调窗口函数发生器（Variable Window Function）
• 数字纠错逻辑（Digital Error Correction）
• 动态比较器
• Bootstrap开关

4.2 可调窗口函数

可调窗口函数根据输入信号的幅度动态调整比较器的判决窗口宽度。Vr由6-bit子DAC产生。

关键设计参数：

• 实际Vr比理想值高约8 LSB，因此实际窗口略小于理想窗口
• 这个8 LSB的余量用于容忍子DAC和粗比较器的失调误差
• 在大信号时使用较宽窗口以保证速度，小信号时收窄窗口以保证精度

使用范围：为达到最佳效率，预测切换机制仅用于前4个MSB电容，后6位仍使用单调切换。

单位电容：采用多层Sandwich电容（Multi-Sandwich Capacitor），5层金属构成，单电容尺寸4×4.8 μm²，约5 fF。总输入电容2.5 pF/端。

4.3 数字纠错逻辑

预测错误时，数字纠错逻辑修正输出码。纠错的复杂度低于第三章的二进制误差补偿DEC（此处仅需4个全加器）。

4.4 各模块功耗分解

Table 4-1: Power Consumption of Each Part（pre-layout仿真）

模块	无预测切换	有预测切换	节省
模拟电路（S/H+比较器）	26.6 μW	25.2 μW	1.4 μW
数字控制逻辑	46.1 μW	39.2 μW	6.9 μW
DAC切换（含Sub-DAC）	19.5 μW	11.6 μW (10.1+1.5)	7.9 μW
总计	92.2 μW	76.0 μW	16.2 μW (17.6%)

注：两个粗比较器的物理尺寸约为精比较器的一半，若进一步缩小可节省更多功耗。

4.5 DAC建立时间分析

关键问题：DAC建立时间是否足够？特别是在预测错误需要额外切换补偿时。原文对三种波形情况进行详细分析：

定量分析：在预测切换SAR ADC中，前3个bit cycle对DAC建立误差不敏感——理想情况下DAC仅需建立到1-bit精度即可保证正确转换。

Table 4-2: 不同方法在各bit cycle所需的建立时间

Bit cycle	1	2	3	4	5	6	7	8	9	10
传统SAR (单位: $RC\times \ln 2$)	9	8	7	6	5	4	3	2	1	0
预测切换 (单位: $RC\times \ln 2$)	<2	<2	<2	6	5	4	3	2	1	0

注：$RC\times \ln 2$是DAC建立到1-bit精度所需的时间单位。前3个bit周期由于预测机制的容错特性，建立时间要求从9/8/7急剧降至<2。

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5. MATLAB仿真与测试结果

5.1 仿真结果

仿真条件：

• 单位电容值取高斯随机变量，标准差 $\sigma =3\%$
• 其他电路理想
• 10,000次 Monte Carlo运行

预测切换改善线性度的机理： 传统SAR ADC中，码字10000…和01111…的切换序列差异最大，MSB电容失配在中码处产生最大的DNL尖峰和INL跳变。而本设计前4位采用预测切换：

• 码字10000…和01111…在前4个bit cycle的切换序列完全相同——前4个bit cycle没有电容切换
• 由于更少的电容切换，中码附近的DNL/INL显著改善

仿真结果：

• DNL标准差：预测切换 < 单调切换 < 传统切换
• INL标准差：预测切换 < 单调切换 < 传统切换
• 预测切换的INL性能是传统方法的约2倍改善
• 中码DNL尖峰被有效抑制

5.2 芯片测试结果

工艺：TSMC 0.18-μm 1P6M CMOS

静态线性度（Figure 4-14）：

• DNL：+0.28 / -0.34 LSB
• INL：+0.23 / -0.38 LSB
• 中码附近无DNL尖峰和INL跳变，与仿真结果吻合

动态性能（Figure 4-15, 4-16, 4-17）：

• 4.98MHz @10MS/s @1V：SNDR=60.29dB, SFDR=68.92dB
• 1MHz @10MS/s：SNDR=60.97dB, SFDR=79.4dB → ENOB=9.83 bits
• 10MHz @10MS/s：SNDR=59.12dB, SFDR=69.84dB
• 接近理论最大值（10-bit理想ENOB=9.98 bits）
• ERBW > 10 MHz

功耗分解：

• 模拟电路（S/H + 比较器）：32 μW
• 数字控制逻辑：50 μW
• 电容网络 + Sub-DAC：16 μW
• 总计：98 μW
• FOM = 11 fJ/conv-step（10-bit 10MS/s时）

Table 4-3: Performance Summary

参数	值
工艺	0.18-μm CMOS
电源	1.0 V
分辨率	10-bit
采样率	10 MS/s
输入范围	1 Vp-p
采样电容	2.5 pF
核心面积	330 × 260 μm (0.086 mm²)
DNL	+0.28 / -0.34 LSB
INL	+0.23 / -0.38 LSB
SNDR/SFDR	60.97 / 79.4 dB (1MHz)
ENOB	9.83 bits
功耗	98 μW
FOM	11 fJ/conv-step

Table 4-4: Comparison to State-of-the-Art Works

参数	ISSCC’07 [1]	ISSCC’08 [2]	ISSCC’10 [13]	ISSCC’10 [14]	芯片I	芯片II	芯片III	芯片IV（本芯片）
工艺	90nm	90nm	65nm	65nm	0.13μm	0.13μm	65nm	0.18μm
采样率	50MS/s	40MS/s	40MS/s	50MS/s	50MS/s	50MS/s	100MS/s	10MS/s
ENOB	7.8b	8.56b	8.9b	9.16b	8.48b	9.18b	9.51b	9.83b
功耗	0.7mW	0.82mW	1.21mW	0.82mW	0.92mW	0.826mW	1.13mW	0.098mW
FOM	65	54	65	30	52	29	15.5	11

5.3 高电压模式：40 MS/s @ 1.8V

同一芯片可在更高电压下提升速度：

• 1.8V电源，40MS/s采样率
• 4.98MHz输入：SNDR=59.99dB, SFDR=76.27dB
• 1MHz输入：SNDR=60.43dB, SFDR=80.55dB → ENOB=9.75 bits
• 35MHz输入：SNDR=57.31dB, SFDR=66.34dB
• ERBW ≈ 35 MHz
• 功耗约1.2 mW → FOM ≈ 39 fJ/conv-step

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6. 第5章：结论与未来工作

6.1 论文三大技术总结

技术一：单调电容切换（Chapter 2）

• 切换能量减少81.3%，总电容减少50%
• 数字逻辑简化，DAC建立速度提升
• 三款芯片验证，FOM从52降至29（改进版）

技术二：二进制误差补偿（Chapter 3）

• 解决高速SAR ADC的DAC建立问题
• 保持二进制权重，硬件开销小
• 65nm 100MS/s验证，FOM=15.5 fJ/conv-step

技术三：预测性电容切换（Chapter 4）

• 额外节省40-45%切换能量
• 改善静动态性能
• 0.18μm 10MS/s验证，FOM=11 fJ/conv-step

6.2 未来工作方向

1. 更高速度：探索SAR ADC在GS/s量级的设计方法
2. 更低功耗：亚阈值电压操作、数字辅助技术
3. 更高分辨率：将单调切换/预测切换扩展到12-14 bit
4. 混合架构：SAR-Pipeline混合架构
5. 数字校准：使用数字后处理补偿模拟非理想性

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7. 论文整体覆盖度评估

Chapter 1（绪论）：全面覆盖SAR ADC五大技术方向，引用论文[1-16] Chapter 2（单调切换）：

• §2.1 原理：✅ 完整覆盖（架构、流程图、波形、能量公式推导）
• §2.2 芯片I：✅ 完整覆盖（S/H、比较器、控制逻辑、电容阵列、测试数据）
• §2.3 芯片II：✅ 完整覆盖（交叉耦合、电流源比较器、异步控制、多层电容、Table 2-4/5/6）
• §2.4 Ch2第三款原型（6-bit TI）：✅ 完整覆盖（TI架构、比较器、finger-sandwich电容、Table 2-7/8） Chapter 3（二进制误差补偿）：
• §3.1-3.2：✅ 完整覆盖（DAC建立问题、错误分析）
• §3.3-3.4：✅ 完整覆盖（non-binary vs 二进制补偿、公式推导）
• §3.5-3.6：✅ 完整覆盖（架构、DEC逻辑、测试结果、Table 3-1） Chapter 4（预测切换）：
• §4.1-4.3：✅ 完整覆盖（分裂单调、预测原理、能量分析）
• §4.4-4.5：✅ 完整覆盖（架构、窗口函数、Table 4-1~4-4、测试结果） Chapter 5（结论）：✅ 完整覆盖

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关联页面

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• SAR ADC二进制误差补偿方法 — 互补的高速技术
• 数据转换器基础 — SAR ADC基础知识
• DAC架构与动态性能 — DAC设计
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