SAR ADC二进制误差补偿方法

二进制误差补偿方法（Binary-Scaled Error Compensation Method）由刘纯成博士在其2010年博士论文第三章中提出（刘纯成 高速低耗能SAR ADC博士论文 深度解析）。该方法通过在传统二进制DAC网络中插入二进制缩放的补偿电容，使SAR ADC可容忍≥12.5%的DAC建立误差，从而使比较器能够在DAC未完全稳定时进行比较，显著提升操作速度。相比非二分搜索（Non-binary Search）技术，本方法保持二进制权重，硬件开销和设计复杂度更低。

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1. 高速SAR ADC的DAC建立问题

1.1 问题描述

随着采样率提升，SAR ADC面临严峻的DAC建立问题。以10-bit 100-MS/s SAR ADC为例：

$$T_{bit}=\frac{1}{f_s\times (N+1)}=\frac{1}{100\times 10^6\times 11}\approx 0.91\text{ ns}$$

扣除采样建立时间、比较器活跃时间和SAR逻辑延迟后，每bit周期的DAC建立时间需小于0.4ns。

对于电容DAC网络，建立时间：

$$t_{settle}\approx \ln (2^N)\cdot R_{on}{C}_{total}$$

• $R_{on}$：开关导通电阻 + 互连线阻抗
• $C_{total}$：电容阵列总电容
• 先进工艺中互连线阻抗增加，恶化建立速度
• 参考电压的噪声和线耦合也影响建立精度

1.2 传统二分搜索的错误分析

4-bit示例—正确转换（Figure 3-1a）：

• 每步将有效输入范围减半
• 输入信号$V_i$=4（相对于16个量化电平）
• B1=0（$V_i<8$），B2=1（$V_i>4$），B3=0（$V_i<6$），B4=0（$V_i<5$）
• 输出：$D_{out}=8\times 0+4\times 1+2\times 0+1\times 0=4$ ✓

错误转换（Figure 3-1b）：

• 若某一步判断错误（如B2错误设为0而非1）
• 即使后续所有判断都正确，最终误差仍>1 LSB
• $D_{out}=8\times 0+4\times 0+2\times 1+1\times 1=3$（应为4）

错误来源：

• 比较器亚稳态
• 热噪声和电源噪声
• DAC建立不完整（Figure 3-2）：这是高速SAR ADC的主要限制

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2. 非二分搜索技术

2.1 基本原理

非二分搜索（Non-binary Search, Figure 3-3）每步缩减因子<2。以4-bit case为例，有效输入范围从16降至9（而非8）：

$$r<2(\text{缩减因子})$$

2.2 容错能力

• 每步缩减因子<2，多余决策电平带来冗余度
• 即使某步判断错误，后续正确判断仍可能恢复正确结果（Figure 3-3b）
• 示例需要5个bit周期完成4-bit转换

2.3 局限性

问题	描述
设计复杂度高	需要ROM和算术单元进行数字纠错
硬件开销大	非二进制权重，layout匹配困难
单元面积大	需更大单元尺寸弥补失配
高精度需校准	高分辨率场景可能需要额外校准

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3. 提出的二进制误差补偿方法

3.1 基本概念

核心思想：保持二进制权重，但在特定bit周期后插入补偿位，当判断错误时提供±1 LSB的补偿电平位移。

4-bit示例（Figure 3-4）：

• 在B3之后插入补偿位B3C
• 补偿电平位移 = ±1 LSB
• 若B3C=1 → 输出+1；若B3C=0 → 输出-1

数字输出表达式：

$$D_{out}=8\times B_1+4\times B_2+2\times B_3+2\times (B_{3C}-0.5)+1\times B_4$$ $$=-1+8B_1+4B_2+2B_3+2B_{3C}+1B_4$$

正确转换（Figure 3-4a）：$V_i=4$：

• B1=0, B2=0, B3=1, B3C=1, B4=1
• $D_{out}=-1+0+0+2+2+1=4$ ✓

错误恢复（Figure 3-4b）：若B2误判为1（应为0）：

• B1=0, B2=1, B3=0, B3C=0, B4=1
• $D_{out}=-1+0+4+0+0+1=4$ ✓

对于同一输入电压，存在多个有效数字表示（冗余）。

3.2 DAC建立容忍度分析

传统二分搜索（Figure 3-5a）：

• 必须等DAC完全稳定后才能进行下一次比较
• DAC建立不完全 → 错误决策 → 最终误差>1 LSB

二进制误差补偿（Figure 3-5b）：

• 补偿电平位移在错误方向上提供一个修正量
• 可容忍≥12.5%的DAC建立误差
• 虽然增加了额外bit周期，但每个bit周期可缩短，总转换时间反而减少

3.3 与Non-binary搜索对比

特性	Non-binary搜索	二进制误差补偿（本论文）
电容权重	非二进制（e.g., 1, 1.85, 1.85²…）	二进制（1, 2, 4, 8…）
Layout匹配	差，需大尺寸	好，匹配友好
纠错电路	ROM + 算术单元	简单加法器+MUX
设计复杂度	高	低
硬件开销	大	小

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4. 10-bit 100-MS/s芯片实现

4.1 架构

在单调切换SAR ADC架构（Figure 2-2）的基础上，插入三个补偿电容$C_{3C},C_{6C},C_{9C}$：

• 传统电容阵列：C1, C2, C3, C4, C5, C6, C7, C8, C9, C10
• 补偿电容：$C_{3C}=C_3$, $C_{6C}=C_6$, $C_{9C}=C_9$（与对应位电容相同值）
• 总转换产生13-bit冗余码，DEC转换为10-bit二进制码

补偿分析：

• 信号幅度：$V_{ref}\times (C_{1to9}/C_{total})$，其中$C_{1to9}$为C1至C9的总电容，$C_{total}$包括C1to9、三个补偿电容和比较器输入寄生电容

• 若比较器在第一次DAC切换到50%目标值（$V/2\times 1/2^1$）时进行第二次判断：

  • 最大误差 = $V/2\times 1/2^1+V/4=V/2$（第一次DAC未稳值 + 第二次切换值）
  • 剩余电压和 = $V/8+V/16+...=V/4$
  • 需要额外$V/4$补偿 → 插入C3C

• 若比较器在DAC建立到75%时进行判断：

  • 最大误差 = $V/2\times 1/2^2+V/4=3V/8$
  • 需要额外$V/8$补偿 → 插入C6C

• 依此类推，三个补偿电容可容忍≥**12.5%**的DAC建立误差

误差容忍度与补偿位数量trade-off：

• 更多补偿位 → 更大误差容忍度 → bit周期缩短
• 但额外bit周期增加 → 综合仿真确定3个补偿位为最优

4.2 数字纠错逻辑（DEC）

13-bit冗余码 → 10-bit二进制码（Figure 3-7）：

13-bit码的位权重：

bit	B1	B2	B3	B3C	B4	B5	B6	B6C	B7	B8	B9	B9C	B10
权重	512	256	128	128	64	32	16	16	8	4	2	2	1

数字输出表达式：

$$D_{out}=512B_1+256B_2+128B_3+128(B_{3C}-0.5)+64B_4+32B_5+16B_6+16(B_{6C}-0.5)$$ $$+8B_7+4B_8+2B_9+2(B_{9C}-0.5)+1B_{10}$$ $$=-73+512B_1+256B_2+128B_3+128B_{3C}+64B_4+32B_5+16B_6+16B_{6C}$$ $$+8B_7+4B_8+2B_9+2B_{9C}+1B_{10}$$

偏移量-73通过逻辑运算去除。

DEC逻辑实现（Figure 3-8）：

• 5个反相器
• 9个全加器（FA）
• 1个半加器（HA，用于溢出检测）
• 10个多路选择器（MUX）

溢出保护：半加器（HA）专门用于溢出检测。若信号幅度超范围，则溢出标志触发，数字输出被强制置为0或1023以保持功能正常。

DEC面积：仅18×27 μm（65nm工艺），开销极小。

4.3 电容阵列

• 单位电容：3.2 fF（多层Sandwich电容）
• 单端总采样电容：1.86 pF
• 电容尺寸：比10-bit单调切换阵列（2.5 pF）更小，因65nm工艺更先进

4.4 其他模块

与SAR ADC单调电容切换技术中芯片II设计相同：

• Bootstrap开关 + 交叉耦合电容
• 带电流源的动态比较器
• 异步控制逻辑
• 多层Sandwich电容

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5. 测试结果

工艺：1P6M 65nm low-leakage low-power CMOS（MOM电容）

静态线性度（Figure 3-10）：

• DNL：+0.58 / -0.53 LSB
• INL：+0.69 / -0.61 LSB

相比芯片I和II，线性度显著改善（DNL/INL均<±0.7 LSB），证明了二进制误差补偿的有效性。

动态性能—输入频率扫描（Figure 3-11, 3-12）：

• 1MHz @100MS/s：SNDR=59.0dB, SFDR=75.6dB → ENOB=9.51 bits
• 9.9MHz：SNDR=58.4dB, SFDR=70.4dB
• 50MHz（Nyquist）：SNDR=56.0dB, SFDR=66.9dB

采样率扫描（Figure 3-13）：

• <100MS/s时SNDR > 59 dB
• 100MS/s达到目标性能

功耗分解：

• 模拟电路（S/H + 比较器）：0.37 mW
• SAR控制逻辑 + DEC纠错电路：0.46 mW
• DAC参考电压：0.30 mW
• 总计：1.13 mW

Table 3-1: Performance Summary

参数	值
工艺	65nm CMOS
电源	1.2 V
分辨率	10-bit
采样率	100 MS/s
单位电容	3.2 fF
总采样电容	1.86 pF
核心面积	155×165 μm
DEC面积	18×27 μm
DNL	+0.58 / -0.53 LSB
INL	+0.69 / -0.61 LSB
SNDR (1MHz)	59.0 dB
ENOB (1MHz)	9.51 bits
功耗	1.13 mW
FOM	15.5 fJ/conv-step

Table 3-2: Comparison to State-of-the-Art Works

参数	ISSCC’10 [13]	ISSCC’10 [14]	ASSCC’09 [29]	ISSCC’07 [30]	ISSCC’08 [31]	本芯片
架构	SAR	SAR	SAR	Pipelined	Pipelined	SAR
工艺	65nm	65nm	65nm	90nm	65nm	65nm
电源	1.1V	1.2V	1.2V	0.8V	1.2V	1.2V
采样率	40MS/s	50MS/s	100MS/s	80MS/s	100MS/s	100MS/s
分辨率	10b	10b	9b	10b	10b	10b
ENOB	8.9b	9.16b	8.53b	8.84b	9.5b	9.51b
功耗	1.21mW	0.82mW	1.46mW	6.5mW	4.5mW	1.13mW
FOM	65 fJ	30 fJ	39 fJ	178 fJ	62 fJ	15.5 fJ
面积	0.06mm²	0.039mm²	*0.012mm²	0.64mm²	0.07mm²	0.026mm²

* off-chip calibration。本芯片在同类SAR ADC中FOM最低、ENOB最高，性能超越了同采样率的Pipelined ADC。

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6. 本章小结

二进制误差补偿方法的核心贡献：

1. 解决DAC建立问题：通过在二进制DAC网络中插入补偿电容，实现≥12.5%的建立误差容限
2. 保持二进制权重：相比non-binary搜索，layout匹配友好、硬件开销小、设计复杂度低
3. 简单的DEC逻辑：仅9个FA + 1个HA + 10个MUX即可完成冗余码到二进制码的转换
4. 实测验证：65nm CMOS，100MS/s，ENOB=9.51bits，FOM=15.5fJ/conv-step

设计决策：补偿位数量的选择存在trade-off——更多补偿位提高误差容忍度但增加额外bit周期。仿真确定3个补偿位（C3C/C6C/C9C）为10-bit 100MS/s最优配置。

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关联页面

• 刘纯成 高速低耗能SAR ADC博士论文 深度解析 — 论文总览
• SAR ADC单调电容切换技术 — 基础架构（芯片II的设计在本芯片中复用）
• SAR ADC预测性电容切换技术 — 另一项互补技术
• 数据转换器基础 — SAR ADC基础
• DAC架构与动态性能 — DAC设计基础