ESD器件Snapback机制与失效判据

📚 Semenov 补充：本页基于 Semenov 等《ESD Protection Device and Circuit Design for Advanced CMOS Technologies》Ch.3，系统介绍 ESD 保护器件的 snapback 物理机制、栅/衬底触发技术、闩锁与 burn-in 效应、以及三种 ESD 失效判据（$I_{t2}$ 电流判据、$I_{off}$ 漏电判据、$T_{fail}$ 温度判据）。

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前后关系

前置知识：

• ESD基础概念与设计原则 — ESD 物理本质
• ESD先进CMOS技术挑战 — 工艺缩放的 ESD 挑战
• pn结电流电压特性与击穿 — pn 结物理

本书内部链条：

• ESD测试模型 → ESD器件Snapback机制（本文）→ ESD仿真方法与设计流程 — 仿真方法学

外部关联：

• MOSFET ESD设计 — Voldman 视角的 MOSFET ESD 设计
• SCR ESD电源钳位 — Voldman 视角的 SCR 设计
• ESD二极管设计 — Voldman 视角的二极管设计

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1. 器件分类：Snapback vs Non-Snapback

ESD 保护器件基于 I-V 特性形状分为两大类：

类型	特性	典型器件	导通后电压行为
Non-Snapback	超过触发电压后电流骤增，电压保持不变	PN结二极管、齐纳二极管、多晶硅二极管	电压恒定（正向导通电压）
Snapback	超过触发电压后内部正反馈使电压骤降	GGNMOS、SCR、LVTSCR、Dual SCR	电压从 $V_{t1}$ 降至 $V_h$（保持电压）

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2. Non-Snapback 器件

2.1 PN 结二极管

正向偏置

正向二极管导通电压 $V_{on}\approx 0.5\text{-}0.7\text{V}$，导通电阻通常小于 1Ω。

导通电压与导通电阻计算（突变结）：

$$V_{on}=V_t\ln \left(\frac{N_A{N}_D}{n_i^2}\right),R_{on}=\frac{dV}{dI}=\frac{V_t}{I_D}(V_D>V_{on})$$

其中 $V_t=26\text{mV}$（室温），$N_A$、$N_D$ 为掺杂浓度，$n_i$ 为本征载流子浓度。

特点：

• 导通电阻低、导通电压低 → 功率耗散小 → 内部温度低
• 最大电流承载能力：20–50 mA/μm
• 优异的 ESD 保护器件

反向偏置

导通电压等于雪崩击穿电压 $BV$（突变结）：

$$BV=\frac{\epsilon E_{crit}^2}{2q}\cdot \frac{N_A+N_D}{N_A{N}_D}$$

• 导通电压：10–20 V
• 导通电阻：50–100 Ω
• 最大电流承载能力：仅 0.5–2 mA/μm → 不适合作为主 ESD 保护

CMOS 工艺中的三种二极管

类型	结构	连接	寄生电容	ESD 保护水平
n⁺-diode	n⁺/p-sub	焊盘→VSS	小	低
p⁺-diode	p⁺/n-well	焊盘→VDD	大	高
n-well diode	n-well/p-sub	—	大	高

品质因数（HBM 保护水平 / 寄生电容）：$FOM{1}^{\prime }=V_{HBM}/C_{ESD}$

在 0.18 μm CMOS 中，n⁺-diode 和 p⁺-diode 的 FOM1’ 分别为 43.9 和 30.6 V/fF。

2.2 齐纳二极管

通过 LDD 区域或 n⁺/p⁺ 相邻扩散实现高掺杂 pn 结，降低击穿电压。需使用 硅化物阻挡（silicide block） 选项以避免 p/n 区通过硅化物短路——这需要额外的光刻掩模。

2.3 多晶硅二极管

在 polysilicon 层中形成 p⁺/n⁺ 二极管：

• 通过调整 n⁺-p⁺ 间距 ‘I’（可为负值/零/正值）来控制触发电压
• 间距增加 → 触发电压增加（未掺杂区形成载流子势垒）
• 优点：更好的衬底噪声抑制、更低的漏电流
• 缺点：需 silicide block

2.4 堆叠二极管

高频应用中串联多个二极管以降低寄生电容：

$$R_p=n\times R_1,C_p=\frac{C_1}{n}$$

• 寄生电容除以 n，寄生电阻乘以 n
• 当 n > 3 时，电容减小的趋势饱和（其他非串联寄生电容主导）
• 堆叠 3 个二极管为最优折中（$I_{t2}$ 仅下降 1%）

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3. Snapback 器件物理

3.1 GGNMOS Snapback 机制

GGNMOS（栅接地 NMOS）是最基本的 snapback 器件，利用寄生 NPN 双极晶体管。

工作过程（Figure 3-9）：

1. 漏极电压升高 → 漏-衬底结反偏 → 雪崩击穿
2. 雪崩产生的空穴漂移到衬底接触孔 → 在 $R_{sub}$ 上产生压降
3. $V_{bs}$ 升至约 0.65 V → 寄生 NPN 开启
4. NPN 导通电流维持雪崩 → 无需保持高漏压
5. 漏电压从 $V_{t1}$ 骤降至 $V_h$ → Snapback
6. 进一步增加电压 → 电流增加直至二次击穿（$V_{t2},I_{t2}$）

等效电路分析（Figure 3-10）：

$$V_{bs}=V_{SB}+I_{sub}{R}_{sub}$$ $$I_{sub}=I_h-(1-{\alpha }_T\gamma )I_e$$

其中 $I_h$ 为碰撞电离产生的空穴电流，$I_e$ 为源结注入电流，$\gamma$ 为源结注入效率，${\alpha }_T$ 为基区输运因子。

击穿条件：

1. 体-源结（寄生 BJT 的 BE 结）必须导通：$V_{bs}>0.65\text{V}$
2. 雪崩倍增因子必须足够大以维持正反馈

由击穿条件推导出：

$$\Gamma ={\alpha }_T\gamma +\frac{k\cdot M}{1-M}\text{或}M\left(1+\frac{k}{\beta }\right)=1+\frac{1}{\beta }$$

其中 $M$ 为雪崩倍增因子，$\beta$ 为寄生 BJT 共发射极电流增益。

重掺杂衬底：$R_{sub}$ 小 → 条件 1（$V_{bs}>0.65V$）是主导 轻掺杂衬底：$R_{sub}$ 大 → 条件 2（$M$ 足够大）是主导

3.2 GGNMOS 关键参数要求

参数	要求	说明
$V_{t1}$	$<$ 栅氧击穿电压	确保 ESD 事件中 GGNMOS 先于栅氧导通
$V_{t2}$	$>V_{t1}$	确保多指均匀触发（一指触发后电压上升可触发其他指）
$I_{t2}$	尽可能高	决定 ESD 保护水平
$V_h$	$>V_{DD}$（10–20% 裕量）	防止闩锁

宽度计算（以 2 kV HBM 为例）：

假设 $I_{t2}=4\text{mA/μm}$，$R_{on}+R_{HBM}\approx 1.5\text{kΩ}$：

$$I_{ESD}=\frac{V_{HBM}}{R_{on}+R_{HBM}}\approx 1.33\text{A},W=\frac{I_{ESD}}{I_{t2}}\approx 333\mu \text{m}$$

GGNMOS 通常需要数百 μm 宽度，采用**多指（multi-finger）**结构实现。

3.3 SCR Snapback

SCR（Silicon Controlled Rectifier）的 pnpn 四层结构形成正反馈：

触发过程：

1. n-well/p-sub 结雪崩击穿 → 产生电流
2. npn 管（增益较高）先导通 → 电流流过 $R_{n-well}$ → pnp 管导通
3. pnp 电流流过 $R_{p-sub}$ → 维持 npn 导通
4. 正反馈建立 → 阳极电压降至 $V_h$

保持电压：

$$V_h=V_{EB1}+V_{CE2(sat)}$$

典型值：$V_{EB1}\approx 0.7\text{-}1\text{V}$，$V_{CE2(sat)}\approx 0.3\text{-}0.6\text{V}$ → $V_h\approx 1\text{-}2\text{V}$

GGNMOS vs SCR 对比：

参数	GGNMOS	SCR
触发电压 $V_{t1}$	5–10 V（n⁺/p-sub 击穿）	20–25 V（n-well/p-sub 击穿）
保持电压 $V_h$	3–5 V	1–2 V
电流能力	3–10 mA/μm	更高（正反馈）

3.4 LVTSCR（低压触发 SCR）

通过插入 n⁺ 区或栅极降低 SCR 的触发电压：

• MVTSCR（中压触发）：在 n-well/p-sub 边界插入 n⁺ 区 → 触发由 n⁺/p⁻ 结击穿主导
• LVTSCR（低压触发）：进一步在 n⁺ 阴极和附加 n⁺ 之间插入栅极 → 触发电压降至内部 NMOS 击穿电压
• LVTSCR 的 $V_{t1}$ 比 SCR 低约 5 倍

3.5 Dual SCR 与 All-Direction SCR

Dual SCR：五层结构（Figure 3-15），含 3 个寄生 BJT、4 个寄生电阻：

• PS 模式：Q1-Q2-R1-R3
• NS 模式：Q2-Q3-R2-R4
• 对称 I-V 特性，寄生电容仅为两个独立 SCR 的一半

All-Direction SCR（Figure 3-17）：六层结构，覆盖全部四种 zapping 模式（PS/NS/PD/ND），寄生电容降低约 8 倍

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4. 栅触发与衬底触发

深亚微米 CMOS 中，单器件（GGNMOS/LVTSCR）的 $V_{t1}$ 可能高于栅氧击穿电压，需辅助触发技术。

4.1 栅触发（Gate Triggering）

原理：向栅极施加小电压 → MOS 沟道电流 → 增加衬底电流 → 提前开启寄生 BJT → 降低 $V_{t1}$

GCNMOS（栅耦合 NMOS）：

• RC 网络耦合 ESD 电荷到栅极
• 设计方程：

$$R_C{C}_C\cdot \frac{d{V}_{in}}{dt}+V_{gate}=\frac{C_{gs}}{C_C+C_{gs}}\cdot R_C{C}_C\cdot \frac{d{V}_{in}}{dt}$$

设计目标：

• ESD 条件（0→9V/10ns）：$V_{gate}\approx 1.8\text{V}$（充分降低 $V_{t1}$）
• 正常条件（0→$V_{DD}$/10ns）：$V_{gate}\approx 0.4\text{V}$（保持关断）

示例（100 μm NMOS）：

• $C_{gs}=150\text{fF}$，$C_C=200\text{fF}$，$R_C=9.4\text{kΩ}$
• 仿真验证：ESD 条件 $V_{gate}=1.888\text{V}$，正常条件 $V_{gate}=0.387\text{V}$
• 额外寄生电容：~400 fF

栅触发对 $I_{t2}$ 的影响：在深亚微米中，沟道电流受浅结/LDD 限制，栅耦合效果减弱，$I_{t2}$ 随栅压升高先增加后下降。

4.2 衬底触发（Substrate Triggering）

原理：小电压偏置衬底 → 增加寄生 BJT 基极电压 → 降低 $V_{t1}$

STNMOS（衬底触发 NMOS）：

• 使用额外 NMOS 偏置保护 NMOS 的衬底
• 优点：$I_{t2}$ 随衬底电流增加而增加（电流通过更大面积的衬底，而非沟道）
• 适用场景：Burn-in 条件下优于栅触发（$V_h$ 和 $I_h$ 温度稳定性更好）

4.3 栅-衬底组合触发

结合栅触发和衬底触发可进一步降低 $V_{t1}$，但漏电流较大（栅偏置使 MOSFET 进入中等/强反型 + 衬底偏置降低 $V_{th}$），在 0.18 μm CMOS 中漏电达 mA 级。

低漏电改进（Figure 3-28）：增加 $M_{leak}$ 晶体管，正常工作时将 $M_{main}$ 栅极接地，漏电降低 6 个数量级。

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5. 闩锁与 Burn-in

5.1 闩锁（Latch-up）问题

SCR 基器件的 $V_h$ 仅 1–2 V，低于典型 $V_{DD}$ → 正常工作时衬底噪声电流可能触发 SCR，导致闩锁（通常不可逆破坏）。

设计要求：

• 正常条件：$V_h>V_{DD}$（建议 50% 裕量）
• Burn-in 条件（$V_{DD}+30\%$）：$V_h$ 需更高

5.2 提高保持电压

方法 1 — 级联 LVTSCR：多个 LVTSCR 串联 → $V_h$ 累加，但 $V_{t1}$ 也增加 → 需要栅/衬底触发辅助

方法 2 — 发射极串联电阻（Figure 3-30b, 3-31）：在 SCR 的 npn 管发射极串联电阻 $R_E$：

$$V_h=V_{EB1}+V_{CE2(sat)}+I_E{R}_E\approx V_{EB1}+V_{CE2(sat)}+\frac{R_E}{R_{n-well}}{V}_{EB1}$$

可提升 $V_h$ 约 2 倍（$R_E$ 可用多晶硅电阻或 NMOS 实现）

5.3 提高保持电流

增加额外电流路径分流 SCR 电流：

$$I_h=\frac{V_{EB1}}{R_{n-well}}+\frac{V_{BE2}}{R_{p-sub}}+\frac{V_{EC1(sat)}}{R_E}$$

减少 $R_E$ → 显著增加 $I_h$

5.4 Burn-in 温度效应

Burn-in 测试条件：~125°C + $V_{DD}+30\%$

温度对 $V_h$ 的影响：

• $V_{EB(on)}$ 随温度升高而降低，$V_{CE(sat)}$ 几乎不变
• $V_h$ 随温度升高线性降低
• LVTSCR 中，栅触发的 $V_h$ 温度退化比衬底触发强 4 倍
• 衬底触发在 burn-in 条件下是更优选择
• High-$V_h$ LVTSCR 温度依赖性最低

温度对 $I_h$ 的影响：

• 所有器件 $I_h$ 呈负温度系数
• 栅触发 $I_h$ 退化同样比衬底触发更严重
• $\frac{d{V}_T}{dT}\approx 0.6\text{mV/°C}$（0.18 μm CMOS）

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6. 三种 ESD 失效判据

6.1 $I_{t2}$ 电流判据

基于器件的二次（热）击穿电流 $I_{t2}$，当器件进入二次击穿区时发生热损伤。

• 优点：易于测量，广泛使用
• 缺点：实际 ESD 损坏电流通常远超过 $I_{t2}$ 触发点 → 该判据给出悲观估计

6.2 $I_{off}$ 漏电流判据

ESD 应力后测量器件的直流漏电流：

• 典型阈值：10 nA、100 nA 或 1 μA（产品级 qualification 常用 1 μA）
• 软漏电：NMOS 中 ESD 应力后的栅氧退化可导致 400–750 nA 的软漏电
• 局限：$I_{off}$ 判据不能总是作为 ESD 器件实际破坏的可靠指标——软漏电在硬失效之前出现

6.3 失效温度判据

基于器件热点温度达到临界值：

材料	熔点	适用失效模式
硅 (Si)	1,412°C	结区热破坏（$I_{1412}$）
铜互连 (Cu)	1,034°C	Cu 互连熔融（$I_{1034}$）
铝互连 (Al)	660°C	Al 互连熔融（$I_{660}$）

• $I_{1412}$ 定义为使热点温度升至 1,412°C（硅熔点）的 ESD 阈值电流
• 对应的 ESD 阈值电压 ≈ $1,500\times I_{1,412}$
• 难点：需要在 ns 时间尺度上测量温度变化
• 测量技术：IR 热干涉仪、光学高温计、背面激光干涉仪

6.4 判据对比

判据	测量难度	可靠性	适用场景
$I_{t2}$	易	悲观估计	常规设计评估
$I_{off}$	中等	软漏电不可靠	产品 qualification
$T_{fail}$	难	最准确	深入研究/失效分析

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参考文献

1. O. Semenov, H. Sarbishaei, M. Sachdev, ESD Protection Device and Circuit Design for Advanced CMOS Technologies, Springer, 2008, Ch.3.
2. A. Amerasekera and C. Duvvury, “The impact of technology scaling on ESD robustness and protection circuit design,” IEEE Trans. on CPMT, vol. 18, No. 2, pp. 314–320, 1995.
3. D. L. Lin, “ESD sensitivity and VLSI technology trends: thermal breakdown and dielectric breakdown,” EOS/ESD Symposium, pp. 73–81, 1993.
4. O. Semenov, H. Sarbishaei, V. Axelrad, M. Sachdev, “Novel gate and substrate triggering techniques for deep submicron ESD protection devices,” Microelectronics Journal, vol. 37, No. 6, pp. 526–533, 2006.
5. O. Semenov, H. Sarbishaei, M. Sachdev, “Analysis and design of LVTSCR-based EOS/ESD protection circuits for burn-in environment,” ISQED, pp. 427–432, 2005.

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