ESD电源钳位电路设计

概述

Ch.4 将 Ch.3 的 ESD 器件 集成到钳位电路（clamp）层面。钳位电路是 ESD 保护层次中的第三级：它将分布式 ESD 器件与辅助电路（触发电路、电压基准、驱动电路）结合，形成可用的 IP 库单元。

ESD 钳位的关键特征参数：

• 触发电压 $V_{t1}$ — 进入高电流态的起始电压
• 保持电压 $V_h$ — snapback 后的平台电压
• 瞬态响应 — 开启时间、电压波形
• DC 耐压 — 正常工作电压下的漏电
• 失效电流 $I_{t2}$
• 面积 — 版图 footprint
• 反向钳位 — 负向 ESD 电流路径

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§4.1 主动NMOS钳位（Active NMOS Clamp）

基本原理

主动 NMOS 钳位是数字电路中最常用的 ESD 电源钳位方案，通过 RC 检测网络 + 大 NMOS 分流管 实现：

          VDD
            │
        ┌───┤
        │   │
        │  ┌┴┐
        │  │R│
        │  └┬┘
        │   │
        │  ┌┴┐
        │  │C│
        │  └┬┘
        │   │
        │  ┌─┐
        │  │N│
        │  │M│
        │  │O│
        │  │S│
        │  └─┘
            │
          VSS

• RC 时间常数：${\tau }_{RC}\approx 0.1\text{-}1\mu \text{s}$，鉴别 ESD 脉冲 vs 正常上电
• ESD 事件：dV/dt 快速上升 → RC 耦合使 NMOS 栅极短暂高电平 → NMOS 导通分流
• 正常上电：缓慢上升 → RC 耦合被电阻放电跟踪 → NMOS 保持关断

Master/Slave 架构

高 pin 数芯片中，一个 Master RC 触发器 驱动多个 Slave NMOS 钳位单元，实现同步触发：

• Master 单元含 RC 检测 + 反相器链
• Slave 单元仅含大 NMOS
• Slave 间距约束：$\le 2\text{mm}$（考虑金属线上的压降）

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§4.2 带内部阻挡结的低压钳位

4.2.1 Snapback NMOS 钳位

• 利用 GGNMOS 的寄生 NPN snapback
• 触发电压 $V_{t1}\approx B{V}_{DS}$
• 保持电压 $V_h\approx 4\text{-}6\text{V}$（受栅长和体接触间距控制）

触发加速机制：

• dV/dt 触发放大：通过寄生电容耦合加快开启
• 栅耦合：RC 网络降低 $V_{t1}$

4.2.2 隔离型 Snapback NMOS

三阱（DeepNwell）工艺中的隔离 NMOS：

• NBL（埋层）+ Nwell 侧墙完全隔离衬底
• 消除衬底电流干扰
• 但隔离区寄生电容可能影响触发特性

4.2.3 FOX（场氧）Snapback 器件

• 利用场氧（STI/LOCOS）形成横向 NPN
• 击穿电压比薄氧 GGNMOS 更高
• 适用于较高电压 IO 接口

4.2.4 LVTSCR 和 FOXSCR 钳位

• LVTSCR：低压触发 SCR，$V_{t1}\approx 3\text{-}5\text{V}$，极低 $R_{on}$
• FOXSCR：场氧 SCR，$V_{t1}\approx 8\text{-}15\text{V}$
• 两者均具极高的单位宽度电流能力（$I_{t2}\sim 10\text{-}50\text{mA/μm}$）
• 关键设计约束：保持电压 $V_h$ 需 > $V_{DD}$ 以防止 latch-up

4.2.5 双向钳位

• 需要背靠背（back-to-back）结构支持两个方向的 ESD 电流
• 利用互补 npn+PNP 结构实现对称 I-V 特性
• 典型应用：模拟开关引脚

4.2.6 二极管串钳位（DTSCR）

• 多个二极管串联形成电压基准
• SCR 器件实现大电流分流
• 触发电压可精确设定（每个二极管 ~0.7V）
• 漏电随串数增加而增大

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§4.3 ESD钳位中的电压/电流基准

电压基准方法

方法	原理	特点
齐纳击穿	利用反偏 pn 结的雪崩击穿	精度高，但受温度影响
二极管串	多个正向二极管串联	温度系数可预测
电阻分压	电阻网络设定参考电压	面积大
栅-源阈值	利用 MOSFET $V_{th}$	工艺漂移大

电流基准方法

• 利用饱和沟道电流作为参考
• 电流镜结构复制参考电流
• 带隙基准提供温度补偿

设计目标

消除 ESD 钳位对脉冲时序特性的依赖——使触发电压不随 ESD 脉冲 risetime 变化：

$$V_{trigger}=f(V_{ref})\text{，而不是 }f(dV/dt)$$

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§4.4 高压ESD钳位

高压钳位分类

类型	电压范围	器件	特点
LDMOS 钳位	12-100V	LDMOS + 触发电路	需要漂移区设计
DeMOS 钳位	12-40V	DeMOS	非自对准，掩模敏感
HV 二极管串	20-100V	多二极管串联	面积大，漏电随温度
HV SCR	20-80V	高保持电压 SCR	面积效率高

高压设计的挑战

• 长漂移区导致高导通电阻 $R_{on}$
• 多指均流在高压下更难实现
• 触发电压窗口窄（$V_{DD,nom}$ 高）
• 热耗散更集中

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§4.5 自保护概念（Self-Protection）

基本思想

利用内部功能电路中的大尺寸器件 自身 来承受 ESD 电流，而非通过额外 ESD 钳位分流：

• 输出级自保护：功率管（LDMOS/DeMOS）在 ESD 事件中进入 snapback 但不超过 $I_{t2}$
• 输入级自保护：差分输入对在 ESD 下利用寄生二极管路径

自保护 vs 专用钳位的权衡

维度	自保护	专用钳位
面积	零额外面积	额外面积
灵活性	受限（依赖内部电路）	独立优化
触发控制	受限	可精确设计
典型 $I_{ESD}$	部分分担	全部分流

自保护的应用条件

1. 内部器件的脉冲 SOA 已知且足够
2. 寄生路径不会导致局部热失效
3. 自保护电流路径与主要 ESD 路径方向一致

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§4.6 超高压电路ESD保护（>100V）

特殊考虑

• 击穿电压超过 100V 时漂移区极长
• 表面 RESURF 技术控制电场分布
• 纵向器件（DMOS）优于横向器件
• ESD 窗口极窄：$V_{DD}+V_{margin}<V_{clamp}<B{V}_{ox}$

典型方案

• 堆叠式低压钳位（Stacked LV Clamps）：多个低压钳位串联
• HV 专用 LDMOS-SCR：利用 SCR 降低 $R_{on}$
• 外部 TVS + 片上自保护：协同设计

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Semenov 补充：先进 CMOS 电源钳位设计

本节基于 Semenov Ch.5，聚焦静态/瞬态钳位设计的实际工程问题、SRAM 基和 Thyristor 基等创新型钳位拓扑。

S.1 静态钳位的工程考量

S.1.1 二极管串漏电问题

二极管串作为 VDD-VSS 钳位时存在严重漏电问题：

理想情况：$V_{trigger}=m\times V_D(I)$，其中 m 为堆叠数

实际情况：寄生垂直 PNP 管的 Darlington 放大效应导致：

• 触发电压非线性增加（PNP β ≥ 1 时）
• 漏电流呈指数级增长
• 温度上升时二极管导通电压从 0.6V 降至 0.4V（约 20%/100°C）

结论：二极管串 ESD 钳位不推荐用于需要 burn-in 认证的应用。

Cantilever 二极管串（Figure 5-2c）：通过 PMOS M1 在正常工作时断开 VSS 连接，阻断 Darlington 放大路径，降低漏电流。

S.1.2 MOSFET 基静态钳位

类型	触发电压	优点	缺点
GG-NMOS	$B{V}_{DS}$	面积小	触发慢，多指不均流
ZCNMOS（齐纳耦合）	齐纳击穿电压	早期触发	需齐纳工艺
多晶硅二极管串耦合 NMOS	串数×$V_{on}$	DC 电平检测，不受 $C_{VDD}$ 影响	多晶硅二极管面积大

GGNMOS 触发问题：即使总宽度足够（~800 μm），若多指不均流，可能在低 ESD 应力下即失效。

S.2 瞬态钳位的振荡问题

S.2.1 逆变器链振荡机制

基于逆变器链的瞬态钳位（Figure 5-7, 5-8）存在固有振荡风险：

振荡机理：

1. ESD 事件 → VDD 突升 → RC 耦合到节点 1
2. 四级逆变器 → 开启钳位管 M0
3. ESD 能量衰减 → VDD 下降 → 节点 1 同比例下降
4. 节点 1 达到逆变器触发阈值 → 逆变器链关断钳位管
5. VDD 再次上升 → 节点 1 上升 → 循环重复 → 振荡

关键条件：环路中存在奇数个反转级（包含 RC 网络），满足 180° 相位条件。当环路增益幅值 > 1 时振荡发生。

后果：

• ESD 事件下：只要振荡幅值不超过栅氧击穿电压且持续时间有限，可忽略
• 正常上电时（如 3 μs 上升时间）：可能导致功能故障，必须避免

稳定性分析方法：断开反馈环路，进行 AC 仿真获取环路增益的幅频/相频特性（Figure 5-11, 5-12）。典型设计中环路增益可达 8.49 @ 180° → 需降低增益至 < 1 以确保稳定。

S.3 SRAM 基 ESD 电源钳位

核心思想：利用 SRAM 锁存器作为延迟元件，使钳位在 “on” 模式的持续时间远超 RC 时间常数。

工作原理（Figure 5-13, 5-14）：

1. RC 网络（~25–40 ns）检测 ESD 事件
2. 反相器输出迫使 SRAM 锁存进入 “on” 状态
3. SRAM 保持 ESD MOSFET 栅极电压 > $V_{th}$
4. 非对称设计（M3/M4 > M2/M5）延长锁存保持时间

性能数据（0.18 μm CMOS, 2 kV HBM）：

• SRAM 延迟单元保持钳位 “on” 约 700 ns
• 峰值电压约 6.5 V（低于 0.18 μm 栅氧击穿电压 ~10 V）
• RC 时间常数仅需 ~40 ns（比传统设计小一个数量级）

设计要求：HBM ESD 事件总持续时间约 700–800 ns，因此钳位必须保持 “on” 超过 1 μs 以确保 ESD 能量完全耗散。

混合模式仿真必要性：纯 SPICE 仿真忽略寄生 BJT 效应和自热效应，可能严重低估 ESD 电流 → 导致器件尺寸过度设计。

S.4 Thyristor 基 ESD 电源钳位

核心思想：用 CMOS thyristor 电路替代 SRAM 锁存器作为延迟元件，进一步减小面积。

工作原理（Figure 5-16, 5-17）：

• RC 网络触发 → 反相器开启 thyristor
• Thyristor 正反馈保持 “on” 状态超过 1 μs
• 同 SRAM 方案相同的 RC 时间常数（~40 ns）和 ESD MOSFET 尺寸（400 μm）

性能数据（0.18 μm CMOS, 2 kV HBM）：

• 峰值电压约 5.8–6 V（低于 8 V 栅氧击穿电压）
• Thyristor 延迟单元保持时间 > 1 μs

抗误触发能力：

测试条件	结果
1 μs 快速上电	不触发（RC 节点仅 70 mV）
600 mVp-p @ 500 Mbps 电源噪声	不触发（M7 栅极峰值仅 0.25 V < $V_{th}$=0.5 V）
振荡稳定性	环路增益 < 1，稳定

S.5 钳位设计对比总结

类型	面积	RC 常数	保持时间	峰值电压 (2kV)	抗误触发	适用工艺
传统 RC 触发	大	~100 ns	~RC	—	中等	所有
SRAM 基	中	~40 ns	~700 ns	~6.5 V	好	数字工艺
Thyristor 基	小	~40 ns	>1 μs	~5.8 V	优秀	标准 CMOS

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钳位布局设计要点

1. 器件宽度缩放：$W_{clamp}=I_{ESD}/J_{ESD,max}$
2. 多指均流：源极镇流电阻 $R_{ballast}\approx 5\text{-}20\Omega$
3. 隔离环：Guard ring 间距确保 latch-up 安全
4. 金属布线：载流能力 $J_{metal}<10^7{\text{A/cm}}^2$（Al）
5. 热对称：多指布局保证热均匀
6. 测试芯片验证：任何版图变更后需 test chip 验证

关联页面

• 本书：ESD Design for Analog Circuits 深度解析
• 前置概念：ESD保护器件_TVS二极管GGNMOS
• 后续概念：ESD防护网络设计
• 同级参考：ESD电源钳位网络（Voldman 详细分类）
• Semenov 补充：ESD仿真方法与设计流程（设计流程与仿真）、ESD器件Snapback机制与失效判据（器件物理）
• 相关实体：Vladislav A. Vashchenko、Andrei Shibkov
• 来源：Semenov ESD Protection for Advanced CMOS 深度解析