高速IO接口ESD保护设计

Semenov 补充 | 来源: Semenov et al., ESD Protection Device and Circuit Design for Advanced CMOS Technologies, Ch.6

概述

高速 I/O 电路中，ESD 保护电路的寄生参数（尤其是寄生电容）对主电路性能的影响极为显著。ESD 保护电路在 I/O 焊盘上添加的额外寄生电容——主要是反偏 PN 结电容——具有高度非线性，不仅限制频率响应，还会降低线性度。本章通过三个案例研究（12-bit 20 MS/s ADC、14-bit 125 MS/s ADC 的 Volterra 分析、4 Gb/s CML 驱动器）系统分析了这一影响。

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1. ESD 保护电路的寄生电容

1.1 反偏 PN 结电容

对于 PN 结二极管（图 6-1），在反偏电压 $V_R$ 下耗尽区宽度增大，形成电压相关的电荷存储。假定 n 型和 p 型掺杂浓度分别为 $N_D$ 和 $N_A$，内建电势为：

$${\psi }_0=V_T\ln \left(\frac{N_A{N}_D}{n_i^2}\right)\text{\hspace{1em}(6-1)}$$

其中 $V_T=26\text{mV}$，$n_i=1.5\times 10^{10}{\text{cm}}^{-3}$（300 K）。

通过求解一维 Poisson 方程，可推导出 PN 结单位面积电容为：

$$C_j=\frac{A}{\sqrt{\frac{2({\psi }_0+V_R)}{q\epsilon }\left(\frac{1}{N_A}+\frac{1}{N_D}\right)}}\text{\hspace{1em}(6-12)}$$

在通用形式中，使用 $V_D$（二极管阳极-阴极电压），反偏时 $V_D$ 为负：

$$C_j(V_D)=\frac{C_{j0}}{\sqrt{1-\frac{V_D}{{\psi }_0}}}\text{\hspace{1em}(6-13)}$$

其中 $C_{j0}$ 是 $V_D=0$ 时的结电容。关键结论：反偏电压增大时结电容减小，但电容随电压呈非线性变化，这是导致模拟电路（如 ADC）失真增加的根源。

1.2 MOSFET 栅电容

MOSFET 的小信号模型包含 $C_{gs}$、$C_{gd}$、$C_{gb}$ 等栅电容，其值取决于工作区：

• 弱反型（弱反型）：反型层电荷可忽略，$C_{gd}=C_{gs}\approx C_{ox}\cdot W\cdot L_{ol}$（重叠+边缘电容），$C_{gb}$ 占主导：

$$C_{gb}=WL\cdot \frac{C_{ox}{C}_{js}}{C_{ox}+C_{js}}\text{\hspace{1em}(6-15)}$$

• 线性区（三极管区）：沟道连续，栅电容均匀分配：

$$C_{gs}=C_{gd}=\frac{1}{2}WL{C}_{ox}\text{\hspace{1em}(6-16)}$$

• 饱和区：沟道在漏端夹断，$C_{gd}\approx 0$：

$$C_{gs}=\frac{2}{3}WL{C}_{ox}\text{\hspace{1em}(6-17)}$$

ESD 保护应用要点：MOS 基保护电路中晶体管在正常工作时处于「关断」状态（弱反型），漏极接焊盘，因此寄生电容主要是漏-衬底结电容（非线性）与栅-漏重叠电容（线性）的并联组合。LVTSCR 与此类似。

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2. 12-bit 20 MS/s ADC 案例 [Opris, 1998]

2.1 齐纳二极管 ESD 保护

图 6-3(a) 使用齐纳二极管提供 ESD 保护，其结电容 2-4 pF（取决于输入偏压），串联电阻 $R=25\Omega$（50 Ω 信号源 + 50 Ω 端接）。

• 仿真结果：二次谐波失真为 -62.3 dB
• 问题根源：齐纳二极管的非线性电容

2.2 Bootstrapped ESD 保护

图 6-3(b) 将单个齐纳二极管替换为两个串联齐纳二极管，中间节点 A 由 PMOS 源跟随器缓冲驱动：

• ESD 条件下：一个二极管正偏，另一个工作于齐纳击穿模式
• 正常条件下：节点 A 电压变化小 → 非线性电容变化减小
• D1 电容被 bootstrapped → 其影响在输入焊盘处被削弱
• 偏置电流 300 μA

实测对比：

保护方案	二次谐波 (HD2)	三次谐波 (HD3)
齐纳二极管	-56.7 dBV	-67.1 dBV
Bootstrapped	←80 dBV	—

Bootstrapped 方案将线性度从 -56.7 dBV 改善至 ←80 dBV。

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3. 14-bit 125 MS/s ADC Volterra 级数分析 [Chun & Murmann, 2006]

3.1 Volterra 级数模型

分析图 6-6 所示电路（ESD 保护电容 $C_j$ + 主电路输入电容 $C_i$ + 源电阻 $R$）。反偏结电容的电压依赖关系：

$$C_j(v)=\frac{C_{j0}}{{\left(1-\frac{v}{{\psi }_0}\right)}^M}\text{\hspace{1em}(6-18)}$$

其中 $M$ 为结梯度因子。对 $v=V_Q+v_0$ 在静态工作点 $V_Q$ 附近做 Taylor 展开：

$$C_j(V_Q+v_0)=C_{jQ}+\frac{C_{jQ}M}{{\psi }_0-V_Q}{v}_0+\frac{C_{jQ}M(M+1)}{2({\psi }_0-V_Q{)}^2}{v}_0^2+\cdots \text{\hspace{1em}(6-19)}$$

Volterra 级数分析得到二次和三次谐波失真：

$${\text{HD}}_2(f_{in})\approx \frac{1}{2}\cdot \frac{M}{1+\frac{C_i}{C_{jQ}}}\cdot \frac{v_i}{{\psi }_0-V_Q}\cdot |H(f_{in})|\cdot |H(2f_{in})|\text{\hspace{1em}(6-20)}$$ $${\text{HD}}_3(f_{in})\approx \frac{1}{8}\cdot \frac{M(M+1)}{{\left(1+\frac{C_i}{C_{jQ}}\right)}^2}\cdot {\left(\frac{v_i}{{\psi }_0-V_Q}\right)}^2\cdot |H(f_{in})|\cdot |H(2f_{in})|\cdot |H(3f_{in})|\text{\hspace{1em}(6-21)}$$

其中：

$$H(f)=\frac{1}{1+j\frac{f}{f_0}}\text{\hspace{1em}(6-22)}$$ $$f_0=\frac{1}{2\pi R(C_{jQ}+C_i)}\text{\hspace{1em}(6-23)}$$ $$f_1=\frac{1}{2\pi R{C}_{jQ}}\text{\hspace{1em}(6-24)}$$

关键结论：在 $f_{in}\ll f_0$ 条件下，$|H(f_{in})|\approx 1$。要实现低 HD₂/HD₃，需 $f_1\gg f_{in}$，即 $C_{jQ}$ 尽可能小 → 更小的 ESD 器件 → ESD 保护能力与线性度之间的根本权衡。

模型验证 ($M=0.3$, $C_{j0}=1\text{pF}$, $C_i=0$, ${\psi }_0=0.7\text{V}$, $V_Q=1.5\text{V}$, $v_i=0.5\text{V}$, $R=25\Omega$)：HD₂/HD₃ 计算结果与 Spice 仿真高度吻合。即使中等结电容，100 MHz 下 HD₃ 也被限制在 -90 dBc。

3.2 二极管 vs MOS 基 ESD 保护实测对比

器件 1：12-bit 65 MS/s ADC (0.35 μm CMOS)，SFDR 85 dB @ 32.5 MHz

• 保护：$100\times 77\mu \text{m}$ 双二极管 (~0.7 pF)

器件 2：14-bit 125 MS/s ADC (0.18 μm CMOS)，SFDR 82 dB @ 100 MHz

• 保护：栅耦合 NMOS ($90\times 221\mu \text{m}$，~0.7 pF)

实测结论（图 6-9）：同样 0.7 pF 寄生电容下，MOS 基保护比二极管基保护 HD₃ 好约 3 dB。原因：

• 二极管：全部寄生电容为非线性反偏结电容
• MOSFET：~25% 为栅电容（>1 V 时几乎恒定）+ 75% 结电容 → 总体电容更线性

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4. 4 Gb/s CML 驱动器与 ESD 保护抖动分析 [Sarbishaei et al., 2007]

4.1 CML 驱动器设计

两级 CML 驱动器（0.13 μm CMOS，50 Ω 片上负载，图 6-11）：

• 差分输出摆幅 $\ge 800\text{mV}$
• 上升/下降时间 $<150\text{ps}$
• 抖动 $<1\text{ps}$
• 仿真结果：摆幅 850 mV，上升时间 116 ps，RMS 抖动 229 fs

4.2 ESD 保护方案对比

对所有四个 Zapping 模式（PS/NS/PD/ND）提供保护：

方案 A：GGMOS (300 μm 宽，663 fF)

• RMS 抖动：1.27 ps
• SCR 同等电容下抖动相同，但 SCR 单位面积 ESD 能力更高

方案 B：栅耦合 NMOS (5 μm 触发管 + 300 μm 主管)

• 浮栅导致抖动恶化至 6 ps
• 改进：增加 ML 晶体管将栅置地 → 抖动降至 1.8 ps

方案 C：衬底触发 NMOS (100 μm 触发管)

• RMS 抖动：1.55 ps（比栅耦合方案影响更小）

4.3 全模式 MOS 基保护

采用改进的栅-衬底触发 NMOS（图 6-14）：

• 主管 Mn/Mp: 320 μm
• 衬底触发 Mns/Mps: 80 μm
• 栅触发 Mng/Mpg: 5 μm
• 漏电抑制 Mnl/Mpl

实测结果：

• TLP: $V_{t1}=4.5\text{V}$，$I_{t2}=1.76\text{A}$
• HBM: $\pm 3\text{kV}$ 通过
• 差分摆幅 500 mV，上升时间 315 ps
• 输出 RMS 抖动 10.7 ps（驱动器+ESD 贡献 3.7 ps）

4.4 全模式 SCR 基保护 (LVTSCR)

采用全方向栅-衬底触发 LVTSCR（图 6-17，100 μm 宽）：

• 衬底触发 Mns/Mps: 20 μm
• 栅触发 Mng/Mpg: 5 μm

实测结果：

• TLP: $V_{t1}=5\text{V}$，通过 $\pm 3\text{kV}$ HBM
• 差分摆幅 700 mV，上升时间 148 ps
• 输出 RMS 抖动 7.7 ps（驱动器+ESD 贡献 700 fs）

4.5 性能对比

参数	CML 驱动器 (仿真)	+MOS 保护 (实测)	+SCR 保护 (实测)
差分摆幅	850 mV	500 mV	700 mV
上升时间	116 ps	315 ps	148 ps
输出抖动	229 fs	10.7 ps	7.7 ps
ESD 贡献抖动	—	3.7 ps	700 fs

同等 ESD 保护等级 (3 kV) 下，SCR 基保护性能远优于 MOS 基保护，主要原因是 SCR 单位面积的 ESD 防护能力更高。

4.6 抖动-电容关系

ESD 电容 (fF)	差分摆幅 (mV)	上升时间 (ps)	输出抖动 (fs)
50	888	121	284
150	824	132	511
300	782	146	1,160
600	711	163	4,060

电容从 50 fF 增至 600 fF：摆幅下降仅 15%，上升时间增加 34%，但RMS 抖动增加 14 倍以上。对于电缆驱动器等抖动敏感应用，ESD 寄生电容应控制在 150 fF 以下。

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总结

1. ESD 寄生电容是高速 I/O 性能退化的主要来源，其非线性特征限制频率响应和线性度
2. MOSFET 基 ESD 因含线性栅电容成分，相同寄生电容下线性度优于二极管基保护约 3 dB
3. SCR 基保护单位面积 ESD 能力最高，对 CML 驱动器抖动影响最小（700 fs vs MOS 3.7 ps）
4. 高速应用中 ESD 电容应 <150 fF 以保证可接受的抖动性能
5. Volterra 级数模型可有效预测 ESD 保护电路引起的谐波失真，为 ESD-RF 协同设计提供理论工具

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关联概念

• ESD基础概念与设计原则
• ESD测试模型与系统级模型
• ESD器件Snapback机制与失效判据
• ESD电源钳位电路设计
• 射频电路ESD保护设计
• ESD仿真方法与设计流程