ESD仿真方法与设计流程

📚 Semenov 补充：本页基于 Semenov 等《ESD Protection Device and Circuit Design for Advanced CMOS Technologies》Ch.4，系统介绍 ESD 保护网络的拓扑设计、分布式增强网络架构、器件仿真与校准方法、混合模式（device-circuit）仿真、芯片级 ESD 仿真以及测试芯片开发的设计流程。

---

前后关系

前置知识：

• ESD基础概念与设计原则 — ESD 物理本质与设计原则
• ESD测试模型与系统级模型 — ESD 模型参数
• ESD器件Snapback机制与失效判据 — 保护器件物理

本书内部链条：

• ESD测试模型 → ESD器件物理 → ESD仿真方法与设计流程（本文）→ 高速IO接口ESD保护设计

外部关联：

• ESD电源钳位电路设计 — Vashchenko 视角的钳位电路
• ESD芯片设计综合与架构 — Voldman 视角的芯片架构

---

1. ESD 保护网络拓扑

1.1 理想保护器件特征

完美 ESD 保护器件应具有：

• 极低导通电阻
• 触发电压 > 最差工作电压（$V_{DD}+10\%$）
• 几乎瞬间开启
• 极高的能量处理能力
• 仅在 ESD 事件中触发
• 极低寄生参数
• 小面积

实际中无法同时满足所有条件，需根据应用进行折中优化。

1.2 π 型保护网络（Pi-Network）

最基本的 I/O ESD 保护网络（Figure 4-1）：

I/O Pad ──┬── Resistor ──┬── Internal Circuit
          │              │
     Primary ESD       Secondary ESD
       Clamp              Clamp
          │              │
         VSS             VSS

优点：

• 分压作用：降低内部节点的电压应力
• 安全触发：二次钳位先触发，电阻上电压降增加后再触发主钳位
• ESD 能量主要通过主钳位旁路

1.3 多 ESD 总线策略

数字 IC 中广泛使用的全芯片 ESD 保护方案（Figure 4-2）：

        VDD Bus ────── VDD Clamp ────── VSS Bus
          │                                 │
    ┌─────┴─────┐                    ┌──────┴──────┐
    │ I/O Pad 1 │  ...               │  I/O Pad N  │
    │ VDD Diode │                    │  VDD Diode  │
    │ VSS Diode │                    │  VSS Diode  │
    └───────────┘                    └─────────────┘

• I/O → VDD：正向偏置二极管
• I/O → VSS：正向偏置二极管
• VDD → VSS：核心钳位（Core Clamp）

多电压域耦合（Figure 4-4）：不同 VDD 域之间通过双向二极管串连接，VSS 域之间类似处理。二极管串数取决于电压差/噪声水平。

1.4 双 ESD 总线方案

对于混合电压引脚（Figure 4-5），使用两条专用 ESD 总线替代 VDD/VSS 总线：

• ESD 电流通过专用 ESD 总线快速远离内部电路
• ESD 导通关单元可使用双向 SCR 或 NMOS 触发的 SCR 器件

---

2. 分布式 ESD 保护网络

2.1 分布式主动 MOSFET 电源钳位

针对 pad-limited 设计中大型钳位无法放置在 I/O 焊盘附近的问题，提出分布式方案（Figure 4-6）：

结构：

• 每个 I/O pad cell：小尺寸 NMOS 钳位 + 缓冲 + 小电容
• 每个 Power/Ground pad cell：完整大型钳位（大 NMOS + 缓冲 + RC 电路）
• ESD_RC 总线：连接所有 power pad 的 RC 触发器输出到每个 I/O pad 的小钳位

关键特性：

• 局部触发：每个钳位由本地 C1/C2 电容触发
• 远程 timeout：通过电阻 R1 远程控制
• 邻近 I/O 协作：受应力焊盘的钳位与其邻近焊盘的钳位并联工作

优化结果（0.25 μm CMOS）：

• 高总线电阻网络：约 21 pads 后 ESD NMOS 尺寸饱和
• 低总线电阻网络：约 60 pads 后饱和
• 大型钳位 NMOS 优化宽度：1,800–2,000 μm 范围

2.2 升压 ESD 网络（Boosted ESD Networks）

原理：在 ESD 事件中为钳位 NMOS 的栅极施加比漏极更高的电压（$V_{gs}>V_{ds}$），使单位宽度导通能力提升约 2.3 倍（Figure 4-9）。

关键组件：

• Boost 总线：窄电阻总线（2 个 20Ω 寄生电阻），作为触发器电源
• A2 器件（VPNP 二极管配置）：将 ESD 电流耦合到 Boost 总线
• 受应力 I/O 的 Boost 总线电压仅比 I/O pad 电压低一个二极管压降

注意：需避免 M0 进入 snapback 模式，$V_{gs}$ 不超过栅氧击穿电压。

分布式升压网络（Figure 4-10）：将单一大型升压钳位 M0 拆分为多个小型 NMOS M1 分布在每个 I/O 和电源 pad cell 中。Boost 和 Trigger 总线可较窄，ESD 和 VSS 总线应尽量宽。

---

3. ESD 设计流程

3.1 总体方法论

在 sub-100 nm 工艺中，传统的 pass/fail HBM/MM 测试不足以满足设计需求——CDM 失效发生在核心区域而非 I/O，且极难预测放电路径。需采用系统的仿真驱动设计方法。

3.2 器件仿真与校准（Device Simulation & Calibration）

标准流程（Figure 4-13）：

工艺描述 → 过程仿真(2D/3D) → 器件仿真 → 参数提取 → 版图设计 → 测试芯片
                                    ↑
                               TLP 数据校准

Fabless 公司的替代策略：

由于缺少详细的工艺信息，fabless 公司无法进行过程仿真，需采用反相建模（Inverse Modeling）：

1. 收集工艺文件信息：$T_{ox}$、$L_{eff}$、沟道/多晶硅掺杂、$V_{th}$、漏电流、驱动电流等
2. 创建器件结构并校准：在正常操作条件下校准
3. 高电流模型校准：匹配 $V_{t1}$ 和 snapback 后 $R_{on}$
   • 使用混合模式仿真进行 snapback 分析
   • 调整掺杂分布等未知参数以匹配 TLP I-V 曲线
4. 物理模型系数调整：若前序步骤无法达成足够吻合，调整器件仿真器中的物理模型系数

该策略已成功用于 180 nm 和 130 nm CMOS 技术中的 MOSFET 和 LVTSCR 设计。

校准结果示例（Figure 4-15）：TLP I-V 曲线（100 ns 脉宽, 10 ns 上升时间）的测量值与仿真值之间达到极好吻合。

3.3 混合模式仿真（Mixed-Mode Simulation）

混合模式仿真将物理器件结构（TCAD）与外部电路（SPICE）耦合：

• 每个关键晶体管建模为物理器件结构
• 外围电路（RC 网络、反相器链）使用 SPICE 模型
• 可精确捕捉寄生 BJT 效应、自热效应等物理现象
• 相比纯 SPICE 仿真，避免对 ESD 电流的严重低估

典型应用：

• SRAM 基 ESD 钳位仿真（Ch.5 §3.3）
• Thyristor 基 ESD 钳位仿真（Ch.5 §3.4）
• 2 kV HBM 应力的全芯片级验证

3.4 芯片级 ESD 仿真

sub-100 nm 技术中 CDM 失效的核心挑战：

• 电荷在核心内部局部化 → 放电路径极难预测
• 失效常发生在多电源域接口区域
• 需要开发新的 IC 级 ESD 仿真方法

设计窗口考虑：

• 电源总线电阻典型值：1–2 Ω
• 2 kV HBM 应力（1.3 A） → 压降 1.3–2.6 V
• 核心保护窗口缩窄至 ~3 V → 总线压降占窗口的显著部分

---

4. ESD 测试芯片设计

4.1 测试结构设计

测试芯片用于验证 ESD 保护网络的效能，包含：

• 独立 ESD 器件特性测试（TLP + 漏电流）
• 保护网络层级验证
• 跨电源域耦合测试

4.2 测量概念

• TLP 测量：100 ns 脉宽准静态 I-V 特性
• 漏电流测量：每次 TLP 脉冲后的直流漏电监测
• HBM/MM/CDM 验证：标准 ESD 等级测试

---

5. 特殊应用的保护网络

5.1 输入电压超过电源电平

当输入电压可能超过电源电平时（如 12V 电源下 24V 输入的多路复用器/开关）：

隔离总线方案（Figure 4-3）：输入连接到片内隔离总线 → 通过正向偏置二极管 → 浮动电源轨 #1 → 电源钳位 → 浮动电源轨 #2 → ESD 二极管连接接地焊盘

5.2 多电源域 SoC

SoC 含模拟/RF/存储器/数字等多种功能单元，各自有独立的电源电压和噪声要求：

• VDD 域间使用二极管串隔离
• VSS 域间去耦以避免串扰
• 二极管串需按电压/噪声水平选择串联数量

局限：当电源域超过 2–3 个时，二极管串的路径电阻过高，可能无法及时旁路 ESD 电流 → 需采用 ESD 总线方案替代。

---

参考文献

1. O. Semenov, H. Sarbishaei, M. Sachdev, ESD Protection Device and Circuit Design for Advanced CMOS Technologies, Springer, 2008, Ch.4.
2. M. Stockinger et al., “Boosted and distributed rail clamp ESD networks,” EOS/ESD Symposium, 2003.
3. R. Merrill and E. Issaq, “ESD design methodology,” EOS/ESD Symposium, pp. 233–237, 1993.
4. W. Fichtner, K. Esmark, W. Stadler, “TCAD software for ESD on-chip protection design,” IEDM, pp. 14.1.1–14.1.4, 2001.
5. O. Semenov et al., “Novel gate and substrate triggering techniques for deep submicron ESD protection devices,” Microelectronics Journal, vol. 37, pp. 526–533, 2006.

---

相关页面

• ESD器件Snapback机制与失效判据 — 保护器件物理
• ESD先进CMOS技术挑战 — 工艺缩放的 ESD 挑战
• ESD测试模型与系统级模型 — ESD 模型参数
• ESD电源钳位电路设计 — Vashchenko 钳位电路
• 高速IO接口ESD保护设计 — 高速 I/O 应用
• ESD电源钳位网络 — Voldman 电源钳位
• Semenov ESD Protection for Advanced CMOS 深度解析 — 来源页