智能功率IC ESD保护设计

Semenov 补充 | 来源: Semenov et al., ESD Protection Device and Circuit Design for Advanced CMOS Technologies, Ch.7

概述

智能功率（Smart Power）技术在同一芯片上集成 CMOS 逻辑、低压模拟和高压驱动晶体管（$V_{DD}\approx 1.8\text{-}5\text{V}$ 的低压器件和 $V_{DD}\approx 20\text{-}60\text{V}$ 的高压器件）。典型应用包括工业功率执行器、可编程逻辑控制器、汽车电子和 LCD 驱动 IC。

ESD 保护策略分为两类：

• 非自保护方案：在 I/O 单元外额外添加 ESD 保护器件
• 自保护方案：I/O 单元本身就是 ESD 保护器件（如 LDMOS 功率晶体管）

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1. LDMOS 基 ESD 保护

1.1 LDMOS 结构

LDMOS（横向扩散 MOS）是智能功率 IC 中最常用的功率晶体管（图 7-1）：

• 漏极在 N-well 中形成，体/源极在 P-well 中形成
• 雪崩击穿由 n+ 埋层 (NBL)/P-well 结引发
• 典型参数：500 Å 栅氧厚度，1 μm 有效沟道长度（70 V 应用）
• 器件宽度 200-2,400 μm 可承受 2-6 kV HBM

1.2 齐纳触发 LDMOS 保护

典型电路（图 7-2）：LDMOS 由齐纳二极管串触发，防止 ESD 瞬态峰值导致双极击穿。

ESD 失效阈值与栅/漏钳位电压的经验关系：

$$V_{ESD}=0.5\cdot W\cdot \frac{V_{GC}-V_{TH}}{V_{DC}-V_{TH}}+1.0\cdot (V_{DC}-V_{TH})\text{\hspace{1em}(7.1)}$$

其中 $W$ 为器件宽度 (μm)，$V_{GC}$ 和 $V_{DC}$ 分别为栅/漏钳位电压 (V)，$V_{TH}$ 为阈值电压 (V)，0.5 为工艺相关常数。

优化建议：在 LDMOS 栅极与地之间串联 10 kΩ 电阻，齐纳二极管应足够大 (>50 μm) 以在 LDMOS 导通前承受 ESD 电流。

1.3 LDMOS TLP 特性

40 V LDMOS 典型 TLP 数据（图 7-3）：

• 触发电压 ($V_{tr}$)、保持电压 ($V_h$)、导通电阻 ($R_{on}$)、二次击穿电流 ($I_{t2}$)
• 优点：可用标准 CMOS 工艺实现
• 缺点：ESD 鲁棒性较低 (2-4 kV)，保持电压低 (~5-8 V)，在电源轨 ESD 钳位中可能引起闩锁

1.4 Darlington 配置

图 7-4 通过 Darlington 连接提高 ESD 鲁棒性：

• 上管（最小宽度）因电容耦合先导通 → 电流经 R2 流入 → 下管（大宽度）导通
• 20 V-LDMOS：>8 kV HBM
• 40 V-LDMOS：~5 kV HBM

1.5 多指不均流问题

LDMOS 的典型失效模式是漏-源灯丝化（drain-to-source filamentation），由多指晶体管中强非均匀触发引起。均匀触发的条件是 $V_{t2}>V_{tr}$。

然而实验表明，即使栅压高达 16 V，LDMOS 也无法满足 $V_{t2}>V_{tr}$，栅偏置不能改善 HBM 鲁棒性。替代方案：增大漏/源接触到栅的间距 (DCGS/SCGS) → 增大 $R_{on}$ → 提高 $V_{t2}$，但会降低驱动能力。

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2. BJT 基 ESD 保护

2.1 VGBNPN（垂直接地基极 NPN）

VGBNPN（图 7-6）是智能功率技术中常用的 ESD 保护器件：

• 负 ESD 应力：正向二极管模式，鲁棒性高
• 正 ESD 应力：集电极电压达基-集结击穿电压 → 雪崩电流流过基极内阻 → 正偏基-射结 → NPN 触发 → snapback

特性 (1.8 μm 65 V 工艺)：

• $V_{tr}=67\text{V}$，$V_h=25\text{V}$
• 正 HBM: 3.5 kV (26 V/μm) 至 >10 kV (75 V/μm)
• 正 MM: 700 V (5 V/μm) 至 1,300 V (9.5 V/μm)

2-D TCAD 仿真 + FIB 失效分析：热点位于发射极下方 N-epi/N-BL 结界面。

2.2 横向 NPN BJT（布局参数调谐）

横向 NPN 功率晶体管（图 7-8）通过两个关键布局参数控制 ESD 特性：

• 参数 t（p-body 到 n-well 间距）：控制 $V_{tr}$

  • $t=0.5\mu \text{m}$ → $V_{tr}\approx 75\text{V}$
  • $t=3\mu \text{m}$ → $V_{tr}\approx 110\text{V}$
  • 机理：reach-through 效应（p-body/n-tub 结接近高掺杂 n-well 时电场增强）

• 参数 d（p-body 边缘到 n+ 发射极距离）：控制 $V_h$

  • $d=3\mu \text{m}$ → $V_h\approx 5\text{V}$（以横向 BJT 为主），$I_{t2}\approx 16\text{mA/}\mu \text{m}$
  • $d=20\mu \text{m}$ → $V_h\approx 40\text{V}$（以垂直 BJT 为主），$I_{t2}\approx 20\text{mA/}\mu \text{m}$
  • $d=10\mu \text{m}$ 时两种结构竞争 → $I_{t2}$ 下降至 ~6 mA/μm

设计灵活性：低 $V_h$ 器件 ($I_{t2}$ 高) 适合 I/O 保护；高 $V_h$ 器件适合电源轨保护。

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3. SCR 基 ESD 保护

3.1 SCR vs BJT 温度对比

SCR 在 ESD 应力下峰值晶格温度显著低于 BJT（图 7-11），因 SCR 保持电压低 → 功率耗散小 → 单位面积 ESD 效率最高。高压 SCR（0.25 μm 40 V CMOS）：

• $V_h\approx 4\text{V}$，$I_{t2}>6\text{A}$ (200 μm 宽)
• 局限：只能处理单极性 ESD 应力

3.2 双向 SCR（双横向 SCR）

为解决单极性局限，开发了双横向 SCR 结构（图 7-13），可同时泄放正/负 ESD 脉冲。

案例：SERIAL I/O IC (0.8 μm 30 V n-衬底工艺)

• 输入需承受 $\pm 12\text{V}$ 信号，且所有电源引脚在待机时短接至地
• 保护电路：双向 SCR（主保护）+ HV NMOS（次保护，触发 SCR）
• HBM: 5 kV
• 问题：闩锁测试在 50 mA 触发电流下失败
• FIB 切断 HV NMOS 与 SCR 浮空阱连接 → 闩锁免疫改善但 ESD 降至 2 kV

3.3 MILSCR（镜像横向 SCR）

用于汽车高压应用（图 7-14），需承受 $-40/+40\text{V}$ 正常工作范围并满足 2-8 kV HBM 要求。

• 结构：两个串联 SCR 共享一个横向 PNP 作为镜像轴
• PS 模式（正 ESD）：SCR2 触发，$V_{tr}=90\text{V}$，$V_h=2.5\text{V}$，$I_h=17\text{mA}$
• NS 模式（负 ESD）：SCR1 触发，$V_{tr}=46\text{V}$，$V_h=1.7\text{V}$，$I_h=5\text{mA}$
• 尺寸：$75\times 100\mu {\text{m}}^2$（比传统双 SCR 结构 小 15%）
• HBM: >10 kV 通过
• 局限：$V_h$/$I_h$ 较低 → 正常工作时可能误触发，需减小 Q1/Q2 基极电阻

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4. 电源总线 ESD 保护电路

4.1 FOD（场氧化物器件）电源钳位

FOD 结构（图 7-15）用于高压 CMOS 的电源轨 ESD 钳位：

• 触发电压 $\approx 20\text{V}$，保持电压 $\approx 16\text{V}$，$I_{t2}\approx 0.5\text{A}$ (200 μm)
• 问题：保持电压 (16 V) 低于电源电压 → 闩锁风险

级联 FOD 方案（图 7-16）：

• 两个级联 FOD（各 650 μm）→ 保持电压 ~35 V，可承受 2 kV HBM
• 保持电压在 25°C-125°C 范围内变化很小
• 使用衬底触发技术降低触发电压和开启时间

4.2 SCR 基电源钳位

FOD 需要大尺寸（650 μm/器件），对于 4-8 kV 要求不实用。SCR 基钳位更优。

HCTSCR（热载流子触发 SCR）（图 7-17）：

• NMOS M1 产生热载流子衬底电流 → 注入 Q1 基极 → 触发 SCR (Q1+Q2)
• M2 (电容) 在 VDD 上升时耦合 M1 栅极，M3 正常工作时将 M1 栅置地
• 0.5 μm 工艺：HBM > 8 kV，CDM > 2 kV
• SCR+触发管总宽仅 88 μm
• 触发电压可调：$V_{tr}=a+b\cdot \log (L)$，$L$ 为 M1 栅长

4.3 ESCR-LDMOS（嵌入式 SCR LDMOS）

图 7-19：在 LDMOS 漏区插入 p+ strap，正常工作时为 LDMOS 特性，ESD 应力下 SCR 触发导通提供低阻抗路径。

• P+ strap 改善多指电流均匀性
• 200 μm 宽，40 V CMOS 工艺
• HBM: >8 kV，MM: >800 V

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各方案对比总结

方案	$V_{tr}$	$V_h$	HBM 等级	特点
LDMOS (齐纳触发)	—	5-8 V	2-6 kV	标准 CMOS 工艺兼容，多指不均流
LDMOS Darlington	—	—	8 kV (20V) / 5 kV (40V)	面积增加
VGBNPN	67 V	25 V	3.5→10 kV	垂直结构，热点在发射极下方
横向 NPN (d=3 μm)	75-110 V	5 V	16 mA/μm	布局参数 t/d 调谐灵活
横向 NPN (d=20 μm)	75-110 V	40 V	20 mA/μm	适合电源轨
高压 SCR	—	4 V	>6 A (200 μm)	单极性
MILSCR	90 V (PS) / 46 V (NS)	2.5 V / 1.7 V	>10 kV	双向，紧凑，$V_h$ 低
FOD 级联	~20 V	~35 V	2 kV	闩锁免疫
HCTSCR	可调 ($a+b\log L$)	—	>8 kV HBM, >2 kV CDM	热载流子触发
ESCR-LDMOS	—	—	>8 kV HBM, >800 V MM	嵌入式 SCR

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关联概念

• ESD电源钳位电路设计
• ESD器件Snapback机制与失效判据
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• 高速IO接口ESD保护设计
• 射频电路ESD保护设计
• ESD测试模型与系统级模型