CMOS 工艺缩放对模拟电路的影响
概述
CMOS 工艺的持续缩放（从 1970s 的 6μm 到 2010s 的 45nm 再到今天的纳米级）对数字和模拟电路产生了非对称影响。数字电路充分受益于缩放，而模拟电路面临日益严峻的设计挑战。
工艺缩放历史
| 年代 | 特征尺寸 | f_t (NMOS @ V_GS-V_th=0.5V) | # 金属层 |
|---|---|---|---|
| 1975 | 6μm | ~10 MHz | 1 |
| 1980 | 3μm | ~100 MHz | 1-2 |
| 1985 | 1.5μm | ~500 MHz | 2 |
| 1990 | 0.8μm | ~2 GHz | 2-3 |
| 1995 | 0.35μm | ~10 GHz | 4-5 |
| 2000 | 0.18μm | ~30 GHz | 5-6 |
| 2005 | 90nm | ~100 GHz | 7-8 |
| 2010 | 45nm | ~200 GHz | 8+ |
对数字电路——充分受益
数字电路只处理 “0” 和 “1” — 对模拟噪声不敏感：
- 面积：每 18 个月单位面积晶体管数 ×2（Moore’s Law）
- 速度：f_t ↑ 3000×（1975→2010）
- 功能：每代集成更多功能，自动设计工具成熟
- 成本：成本/功能每 10 年下降 ~29×（约 1/30）
- 精度：任意精度（只需增加 bit 宽度）
- 存储：低成本片上存储容量指数增长
对模拟电路——挑战加剧
模拟电路对噪声敏感，受限于物理约束：
电源电压下降
| 工艺 | 特征 V_DD |
|---|---|
| 5μm | 5V |
| 0.35μm | 3.3V |
| 0.18μm | 1.8V |
| 45nm | 1.0-1.2V |
| 7nm | 0.7-0.9V |
电压摆幅 ↓ → 信号功率 ↓ → 信噪比 ↓
保持动态范围的方法
为补偿电压摆幅降低需要更大的电容：
- V_DD 减半 → C 需要 4× → 芯片面积大幅增加
- 或者接受 DR 降低 6dB
其他挑战
- 短沟道效应（速度饱和、DIBL、迁移率退化）
- 栅氧漏电增加
- 阈值电压不随 V_DD 比例下降 → 过驱动电压减小
- 寄生效应更复杂（更高密度的互连）
- 衬底噪声耦合加剧（数字-模拟混合信号干扰）
- 自动化设计困难——模拟电路仍依赖人工设计
成本/功能趋势对比
| 度量 | 数字 | 模拟 |
|---|---|---|
| 成本/功能 10 年趋势 | ×1/30 ↓ | ≈常数或 ↑ |
| 工艺缩放的获益 | 直接（面积↑/速度↑/功耗↓） | 间接或负面（V_DD↓/噪声约束↑/面积↑） |
| 自动设计 | 成熟（综合 P&R） | 有限（人工密集） |
| 精度 | 任意 | 受物理限制 |
数字辅助模拟（Digitally Assisted Analog）
虽然模拟电路未从工艺缩放中直接受益，但数字电路的低成本催生了”数字辅助模拟”技术：
- 校准：数字域在线测量并校正 ADC/DAC 的非线性
- 自动调谐：数字锁定环路自动调整滤波器频率响应
- 失调补偿：数字控制消除运放和比较器的 DC 失调
- 非线性校正：查找表或后台算法消除电路非线性
这些技术使得现代先进工艺中的高性能模拟接口成为可能，同时也体现”做模拟越困难 → 越需要智能化校正”的工程趋势。
总结
| 方面 | 对数字 | 对模拟 |
|---|---|---|
| 核心趋势 | 越来越容易 | 越来越难 |
| 缩放受益者 | 是 | 否（甚至受害） |
| 主要约束 | 功耗密度/漏电 | V_DD ↓ / 噪声 / 失配 |
| 演化方向 | 更小/更快/更便宜 | 数字辅助/校准/架构创新 |
这种非对称缩放正是 EECS 247 课程的出发点——越来越多的功能从模拟域迁移到数字域 → 对 A/D-D/A 接口的需求急剧增长 → 接口电路的设计创新至关重要。