单级 IADC 时域分析与设计流程

对应章节：Pavan《Understanding Delta-Sigma Data Converters》§12.2 核心内容：从时域和 z 域两个角度分析单级 IADC——时域分析给出精度与 M 和阶数 L 的定量关系，z 域分析将 H(z)=1/NTF(z) 的数字滤波器设计简化为 L 个级联累加器。 参考文献：Márkus et al. (2004), IEEE TCAS-I

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前后关系

前置知识：IADC原理与动机 建立了 IADC 的基本概念和动机。本节假定读者熟悉 CIFF与CRFF前馈环路滤波器拓扑（低失真 CIFF 结构）和 反馈噪声整形。

后续：§12.3（IADC数字滤波器优化与噪声联合优化）基于本节推导的数字滤波器初始设计，进一步优化脉冲响应以权衡热噪声和量化噪声。

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三阶 CIFF IADC 结构

图 12.3 展示了一个低失真（low-distortion）三阶 CIFF IADC：

         +--[a1]--(+)--[∫]--(+)--[∫]--(+)--[∫]--(+)--[量化器]---> v
u --->(+)-+          |          |          |          ^
       ^             |          |          +----[a3]--+
       |             |          +----[a2]------------+
       |             +----[a1]----------------------+
       +----[DAC]-------------------------------------+
       
复位信号：每个转换周期开始前复位所有积分器

关键特征：

• 单位增益前馈路径：输入 $u$ 直接连接到量化器输入（无需通过积分器链）
• 这导致两个好处：环路滤波器只需要处理量化误差（而非大信号摆幅）→ 放大器线性度要求大幅降低；输入信号几乎立即出现在环路输出
• 转换周期长度为 $M$ 个时钟周期，结束后复位所有积分器

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时域分析

积分器状态方程

三阶低失真 CIFF 结构中，$b,c_1,c_2$ 为积分器增益系数。第三级积分器的输出在 $M$ 个时钟周期后为：

$$x_3[M]=\frac{b{c}_1{c}_2}{2}\sum _{j=0}^{M-1}\sum _{i=0}^{j-1}\sum _{k=0}^{i-1}(u[k]-V_{\text{ref}}v[k])(12.1)$$

这是三重求和——反映了三阶积分器的级联特性。

输入估计（假设 u 恒定）

假设输入 $u$ 在 $M$ 个时钟周期内保持恒定（慢变化信号），且 $x_3[M]$ 被限制在 $\pm V_{\text{ref}}$ 范围内（由反馈保证），则：

$$\frac{M(M-1)(M-2)}{6}\frac{u}{V_{\text{ref}}}-\sum _{k=0}^{M-1}\frac{(M-k)(M-k+1)}{2}v[k]\approx \frac{b{c}_1{c}_2}{2}\cdot \frac{x_3[M]}{V_{\text{ref}}}(12.2)$$

忽略右侧小项（因为 $|x_3[M]|<V_{\text{ref}}$），得到输入估计：

$$\frac{\hat{u}}{V_{\text{ref}}}\approx G\sum _{k=0}^{M-1}\frac{(M-k)(M-k+1)}{2}v[k](12.3)$$

其中缩放因子：

$$G=\frac{6}{M(M-1)(M-2)}\approx \frac{6}{M^3}(12.4)$$

LSB 电压与 ENOB

$$V_{\text{LSB}}=\frac{G\Delta }{2}b{c}_1{c}_2{V}_{\text{ref}}(12.5)$$ $$\text{ENOB}={\log }_2\left(\frac{2V_{\text{ref}}}{V_{\text{LSB}}}\right)$$

三阶 IADC 设计流程

a. 用 ΔΣ Toolbox 设计低失真 CIFF ΔΣ 调制器（含动态范围缩放）→ 得到系数 $a_1,a_2,a_3,b,c_1,c_2$ b. 用 (12.4) 和 (12.5) 计算所需最小 $M$ 以满足 SQNR 规格（注意 SQNR 应留余量，因为热噪声优先分配） c. 数字实现：用三个级联累加器 + 乘法器实现 (12.3) 中的加权求和

重要：内部量化器的分辨率仅间接出现在 (12.5) 中——通过 $b{c}_1{c}_2$ 乘积。动态范围缩放后该因子与量化器步长 $\Delta$ 成反比，因此更高分辨率量化器 → 更小 $V_{\text{LSB}}$。

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z 域分析

通用框架

环路输出在 z 域中表示为：

$$V(z)=\text{STF}(z)U+\text{NTF}(z)E(z)(12.6)$$

如果数字滤波器选择为 $H(z)=1/\text{NTF}(z)$，则：

$$W(z)=H(z)V(z)=\frac{\text{STF}(z)}{\text{NTF}(z)}U+E(z)(12.7)$$

对低失真（low-distortion）CIFF 结构，$\text{STF}(z)\approx z^{-1}$（延迟），$\text{NTF}(z)=(1-z^{-1}{)}^L$，因此：

$$W(z)\approx z^{-1}\frac{1}{(1-z^{-1}{)}^L}U+E(z)$$

即数字滤波器 $H(z)=1/(1-z^{-1}{)}^L$ 正是 L 个级联累加器。

L 阶 IADC 通用公式

$$\frac{\hat{u}}{V_{\text{ref}}}=G\cdot [L\text{ 个级联累加器}]+\text{error}$$ $$G=\frac{L!}{M(M+1)\cdots (M-L+1)}$$

精度估计（不考虑热噪声时）：

$$\text{SQNR}\approx \frac{{\text{MSA}}^2}{2}/\left(\frac{{\Delta }^2}{12}\cdot G^2\right)\propto M^{2L+1}$$

因此每倍 $M$ 获得 $(L+0.5)$ bit 的额外精度。

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关键洞察

1. 三重求和的物理意义（公式 12.1 的直观理解）：

   • 第一重求和 ${\sum }_{k=0}^{i-1}(u[k]-V_{\text{ref}}v[k])$ 是第一级积分器的输出
   • 第二重求和 ${\sum }_{i=0}^{j-1}[\cdots ]$ 是第二级
   • 第三重求和 ${\sum }_{j=0}^{M-1}[\cdots ]$ 是第三级
   • $b{c}_1{c}_2/2$ 校准了积分器增益系数的缩放效应

2. $G\propto 1/M^L$ 是 IADC 精度的核心：量化噪声被缩放因子 $G$ 抑制，从而 $M$ 越大或 $L$ 越高 → $G$ 越小 → 精度越高。但 $M$ 增加意味转换时间线性增长，而 $L$ 增加仅增加积分器数量——因此提高 $L$ 是更高效的方式（直到稳定性和功耗约束）。

3. 低失真 CIFF 的优势在此充分体现：STF≈1（延迟），NTF 是简单的 $(1-z^{-1}{)}^L$（L 个级联积分器）→ 数字滤波器只需 L 个累加器。如果使用 CIFB 等 STF≠1 的拓扑，数字滤波器会更复杂。

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📄 Márkus 2004 补充：ENOB 公式原始推导与设计迭代法

来源：Márkus 2004 Incremental ΔΣ Converters Theory 深度解析

本节内容基于 Pavan Ch.12，而 Pavan 的时域分析直接源自 Márkus/Silva/Temes 2004 的原始推导。以下是原论文的独有价值：

任意 $L$ 阶 CIFF 通用公式

原论文给出了推广到任意阶数的 ENOB 公式：

$$N\approx L{\log }_{2}M-{\log }_2\left(\frac{L!}{{\prod }_{i=1}^L{c}_i}\right)$$

其中 $c_i$ 为各积分器的缩放系数。该公式揭示：

• 分辨率以 $L{\log }_{2}M$ 增长：每增加一阶，分辨率对 $M$ 的依赖从线性变为 $M^L$
• 缩放系数的影响：$\prod c_i$ 越小，分辨率损失越大（但过小会导致积分器溢出）

缩放系数迭代优化法

原论文提出了一种实用的迭代设计流程：

1. 选最大允许输入（三阶约 $0.5V_{ref}$）
2. 设 $c_i=1$ 由公式初估 $M$（16-bit 三阶约 $M=40$）
3. 仿真获取积分器最大摆幅，确定 $c_i$
4. 用新 $c_i$ 更新 $M$
5. 2-3 次迭代收敛 → 最优 $M=57$（三阶 16-bit）

死区分析与 Dither 技术

一阶 IADC 在零输入附近存在死区：极小输入（$|v_{in}|<0.5$ LSB）不触发比较器翻转，环路不工作，高阶数字滤波器无法改善。

Dither 解决方案：在量化器前注入幅度约 0.3-0.6 LSB 的伪随机信号，强制环路工作。

• Dither 被 NTF 高通整形，对直流测量影响小
• 效果：一阶 IADC + 二阶 CoI + dither → 分辨率提升 3.5 bit (21 dB)
• 代价：动态范围退化仅 $\Delta DR=10{\log }_{10}(1+1/(3k^2))\approx 0.97$ dB（$k=2$ 时）

Sinc 滤波器交错零点设计

标准 sinc 滤波器的工频抑制带宽窄。使用 Rotated Sinc (RS) 滤波器将零点展开：

$$H_{RS}(z)=\frac{1-2\cos (\theta )z^{-1}+z^{-2}}{M^2}$$

可在 $f_{line}\pm \delta$ 范围内提供 $>110$ dB 抑制，适用于振荡器频率不精确的场景。

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参考文献

1. Pavan, S., Schreier, R., & Temes, G. C. (2017). Understanding Delta-Sigma Data Converters (2nd ed.), §12.2. IEEE Press/Wiley.
2. Márkus, J. et al. (2004). “Theory and applications of incremental delta sigma converters.” IEEE Trans. Circuits Syst. I, 51(4), 678–690.
3. Robert, J. et al. (1987). “A 16-bit low voltage A/D converter.” IEEE J. Solid-State Circuits, 22(2), 157–163.

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