Márkus 2004 Incremental ΔΣ Converters Theory 深度解析

Márkus 2004: Theory and Applications of Incremental ΔΣ Converters

来源: J. Márkus, J. Silva, G. C. Temes, “Theory and Applications of Incremental ΔΣ Converters,” IEEE TCAS-I, vol. 51, no. 4, pp. 678-690, Apr. 2004.

基本信息

项目	内容
期刊	IEEE TCAS-I (Regular Papers)
年份	2004
作者	János Márkus (BUTE), José Silva (OSU), Gabor C. Temes (OSU)
领域	增量型 ΔΣ ADC (IADC) 理论与设计
DOI	10.1109/TCSI.2004.826202

论文定位

本文是增量型 ΔΣ 转换器 (IADC) 的奠基性理论论文，系统阐述了：

• 一阶到高阶 IADC 的工作原理与数学推导
• 数字滤波器设计（CoI / Sinc / 交错零点）
• Dither 技术突破一阶 IADC 的速度/分辨率限制
• 电路级设计考虑

与已有知识库的关系：

• IADC原理与动机（Pavan Ch.12）提供了 IADC 的概览级介绍
• 本文提供了原始数学推导和滤波器设计方法论，是 Pavan Ch.12 的理论源头

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核心内容

§II. 一阶增量型转换器

工作原理：类似于双斜率 ADC，但输入和参考交替积分。每次转换开始时，模拟积分器和数字计数器均复位。执行 $M=2^N$ 步积分后（$N$ 为目标分辨率比特数），得到：

$$v_{out}(M)=\sum _{k=1}^M(v_{in}-y[k]\cdot V_{ref})$$

其中 $y[k]\in \{0,1\}$ 为比较器输出。由此导出：

$$v_{in}=\frac{K}{M}{V}_{ref}+\frac{v_{out}(M)}{M}$$

其中 $K$ 为反馈施加的时钟周期数。量化误差为：

$$e_q=\frac{v_{out}(M)}{M}$$

初学者要点：一阶 IADC 本质上是一个周期复位的过采样转换器，每次转换独立进行，无记忆效应。其分辨率直接由步数 $M$ 决定：$N={\log }_{2}M$ bit 需要 $M=2^N$ 个时钟周期。

与常规 ΔΣ 的区别：

1. 不连续运行，每次转换后复位
2. 模拟和数字积分器均在每次转换后清零
3. 数字滤波器结构简单（一阶仅需计数器）

§II-B. 扩展架构

一阶 IADC 最大缺点是速度慢：$N$-bit 分辨率需要 $M=2^N$ 个时钟周期。多种加速方案：

方案	原理	周期数
MASH 增量	两阶一级联，检测残余误差符号获得额外 1 bit	$M\approx 2^{N/2}$（16-bit: ~256 vs 65536）
残余误差数字化	将积分器末端 $e_q\cdot M$ 用 Nyquist ADC 量化	显著减少
逐次逼近	转换末期用递减参考进行 SAR 操作	对数级
算法式	复用同一硬件，每步将量化误差减半	$O(N)$ 步

§III. 高阶增量型转换器

核心架构：以三阶 CIFF 结构为例（Fig. 4），所有存储元件在每次转换起始复位。

三个积分器的输出序列（时域推导）：

$$x_1[n]=\sum _{k=1}^n(v_{in}-y[k])$$ $$x_2[n]=\sum _{k=1}^n{x}_1[k]\cdot c_1$$ $$x_3[n]=\sum _{k=1}^n{x}_2[k]\cdot c_2$$

由于环路稳定，$|x_3[M]|<V_{ref}$，整理得到输入估计：

$$v_{in}=\frac{1}{c_1{c}_2{M}^3/6}\sum _{k=1}^M\sum _{j=1}^k\sum _{i=1}^{j}y[i]$$

LSB 电压：

$$V_{LSB}=\frac{V_{ref}}{c_1{c}_2{M}^3/6}$$

等效比特数 (ENOB)：

$$N\approx {\log }_2\left(\frac{c_1{c}_2{M}^3}{6}\right)\approx 3{\log }_{2}M-{\log }_2\left(\frac{6}{c_1{c}_2}\right)$$

推广到任意 $L$ 阶 CIFF：

$$N\approx L{\log }_{2}M-{\log }_2\left(\frac{L!}{\prod c_i}\right)$$

设计优化流程（迭代法确定最优 $M$）：

1. 选择最大允许输入 $v_{in,max}$（二阶约 $0.67V_{ref}$，三阶约 $0.5V_{ref}$）
2. 设 $c_i=1$ 由公式初估 $M$
3. 仿真获取积分器最大摆幅，由此确定缩放系数 $c_i$
4. 用新 $c_i$ 更新 $M$
5. 重复 2-3 次收敛

示例：三阶调制器（NTF 最大增益 1.5），16-bit 分辨率需 $M=57$ 个周期。二阶则需 $M=256$。

§IV. 数字滤波器设计

A. 级联积分器 (CoI) 滤波器

概念最简：直接实现时域三重求和公式。但权重函数非对称（前几个样本权重最大），因此：

• 不能自动抑制工频干扰
• 输入前馈路径确保前几个样本已包含有效信号信息

B. Dither 技术（本文核心创新之一）

问题：一阶 IADC + 高阶 CoI 滤波器时，零输入附近的量化误差异常大（“死区”问题）。原因：极小输入不触发比较器翻转，环路不工作。

解决方案：在量化器前注入 dither 信号，强制环路工作。

• Dither 被 NTF 整形（高通滤波），对直流测量影响小
• 零均值伪随机 dither（长度 $M$）可完全消除附加误差
• Dither 幅度约 0.3-0.6 LSB

效果：一阶 IADC + 二阶 CoI + dither → 相同周期数分辨率提升 3.5 bit (21 dB)！

• 13-bit 分辨率：一阶 + 计数器需 $M=8192$
• 一阶 + 二阶 CoI + dither 仅需 $M\approx 2^{13/1}\approx 128$ 量级

动态范围退化公式（dither 为 $V_{ref}/k$ 时）：

$$\Delta DR=10{\log }_{10}\left(1+\frac{1}{3k^2}\right)\text{ dB}$$

$k=2$（dither = 0.5 LSB）时仅退化 0.97 dB (0.16 bit)。

C. Sinc 滤波器

$L$ 阶 sinc 滤波器传递函数：

$$H(z)={\left(\frac{1-z^{-M}}{M(1-z^{-1})}\right)}^L$$

零点位于 $f=k\cdot f_s/M$（$k=1,2,\dots$），可设计第一零点抑制工频噪声：

$$f_{notch,1}=\frac{f_s}{M}=f_{line}\Rightarrow M=\frac{f_s}{f_{line}}$$

设计手册：

1. 选调制器阶数 $L$
2. 定 sinc 滤波器阶数 $L_{filter}=L+1$
3. 迭代确定 $M$，增加至 $f_s/f_{line}$ 的整数倍
4. 令 $M_{filter}=M$
5. 仿真验证分辨率

关键对比：二阶调制器 + 三阶 sinc（$L_f=3$），16-bit 需 $M=333$；仅二阶 sinc 需 $M=1092$（效率低）；理想 CoI 需 $M=256$（最高效但无工频抑制）。

D. 交错零点 (Staggered Zeros) 滤波器

标准 sinc 的工频抑制带宽窄。使用 Rotated Sinc (RS) 滤波器将零点在 $f_{line}$ 附近展开：

$$H_{RS}(z)=\frac{1-2\cos (\theta )z^{-1}+z^{-2}}{M^2}$$

当 $\theta$ 略偏离 $\pi /M$ 时，在 $f_{line}\pm \delta$ 范围内提供 $>110$ dB 抑制。

E. 高斯输入噪声分析

输入为 $v_{in}+n(t)$（$n$ 为零均值高斯噪声）时，滤波器输出方差：

$${\sigma }_{out}^2={\sigma }^2\sum _{k=1}^M{w}_k^2$$

其中 $w_k$ 为滤波器权重。对二阶 CoI：$\sum w_k^2=\frac{2}{3M}$；三阶 CoI：$\sum w_k^2=\frac{4}{5M}$。

因此 ${\sigma }_{out}^2\approx \frac{2{\sigma }^2}{3M}$（二阶），说明高阶 IADC 能有效抑制输入噪声，但效率略低于简单平均的 ${\sigma }^2/M$。

§V. 电路级考虑

主题	要点
环路设计	使用标准 ΔΣ 方法，但 NTF 零点不应分散（IADC 要求最佳直流抑制）
低失真架构	输入前馈路径直达量化器，积分器不处理输入信号，降低运放非线性影响
失调消除	极性翻转双转换法：正常转换 + 反极性转换，两次输出相加以消除失调和不对称误差
电荷注入	使用延迟浮动开关使注入信号独立
电容非线性	20+ bit 分辨率时电容非线性成为瓶颈；可用反极性电容并联/串联一阶消除
多比特量化	结合 DWA + dither，残余失配误差界：${\sigma }_{res}\le {\sigma }_{unit}\sqrt{2/(3M)}$

§VI. 设计实例对比

一阶 IADC 对比（10-bit 分辨率）：

滤波器	所需周期 $M$	工频抑制	备注
计数器	1024	✗	面积最小
二阶 CoI	512	✗	速度翻倍
二阶 CoI + dither	~130	✗	最快，需 dither 硬件
三阶 Sinc	~1100	✓	有工频抑制

高阶 IADC 对比（16-bit 分辨率）：

结构	周期 $M$	工频抑制
二阶 + CoI + 符号检测	192	✗
二阶 + 三阶 Sinc	333	✓
三阶 + CoI + 符号检测	57	✗
三阶 + 四阶 Sinc	~80	✓

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跨来源对比

维度	Márkus 2004 (本文)	Pavan Ch.12
定位	IADC 原始理论推导	IADC 系统化教材综述
一阶理论	完整推导含死区分析	简述
高阶理论	CIFF 时域三重求和 → ENOB 公式	推广到任意拓扑
Dither	原创：证明 dither 突破死区	引用本文
滤波器	CoI / Sinc / Staggered Zeros 完整设计	级联累加器 + Lagrange 优化
电路级	失调消除 / 电容非线性 / 多比特	更全面的电路实现

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关键公式速查

公式	含义
$N=L{\log }_{2}M-{\log }_2(L!/\prod c_i)$	$L$ 阶 CIFF IADC 的 ENOB
$V_{LSB}=V_{ref}/(c_1{c}_2{M}^3/6)$	三阶 IADC 的 LSB 电压
$\Delta DR=10{\log }_{10}(1+1/(3k^2))$	Dither 导致的动态范围退化
$H(z)=[(1-z^{-M})/(M(1-z^{-1})){]}^L$	$L$ 阶 Sinc 滤波器
${\sigma }_{res}\le {\sigma }_{unit}\sqrt{2/(3M)}$	多比特 IADC 中 DWA 残余失配误差

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